KR100276955B1 - 반도체기억장치 - Google Patents

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KR100276955B1
KR100276955B1 KR1019990008360A KR19990008360A KR100276955B1 KR 100276955 B1 KR100276955 B1 KR 100276955B1 KR 1019990008360 A KR1019990008360 A KR 1019990008360A KR 19990008360 A KR19990008360 A KR 19990008360A KR 100276955 B1 KR100276955 B1 KR 100276955B1
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bit line
insulating film
gate electrode
film
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오카베나오코
이노우에사토시
스노우치가즈마사
야마다다키시
니타야마아키히로
다카토히로시
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명은 반도체기억장치에 관한 것으로, 메모리의 집적도가 증대될수록 캐패시터의 용량이 작아지고 기억노드와 게이트전극 사이 및 비트선과 게이트전극 사이에 단락이 발생하는 종래의 문제점을 해결하기 위한 것이다.
상기 과제를 해결하기 위해 본 발명은, 기억노드 접촉공 및 비트선 접촉공중 적어도 한쪽이, 게이트전극상에 형성된 제1층간절연막에 개구된 제1접촉공과, 도전층과 접촉하도록 게이트전극보다도 높은 위치까지 상기 제1접촉공에 매립된 상기 도전층의 상층에 형성된 제2층간절연막에 개구된 제2접촉공을 포함하도록 되어 있는 것을 특징으로 한다.
이러한 본 발명에 의하면, 메모리셀에 의해 점유되는 면적의 축소에도 불구하고 충분한 캐패시터용량을 확보할 수 있고, 기억노드와 게이트전극 사이, 비트선과 게이트전극 사이 및 기억노드와 비트선 사이의 단락을 방지할 수 있으며, 소형이고 신뢰성이 높은 반도체기억장치를 제공할 수 있다.

Description

반도체기억장치{Semiconductor Memory Device}
본 발명은 반도체기억장치에 관한 것으로, 특히 MOSFET나 DRAM 등에서의 접촉(contact)형성에 관한 것이다.
최근, 반도체기술 특히 미세가공기술의 진보에 따라 MOS형 DRAM의 고집적화, 대용량화가 급속히 진행되고 있다. 이 고집적화에 따라 데이터(전하)를 축적하는 캐패시터의 면적이 감소되고, 그 결과 메모리내용의 오독출이 초래되거나, 혹은 α선 등에 의해 메모리내용이 파괴되는 소프트에러가 발생하게 된다는 문제가 있다.
이러한 문제를 해결하여 고집적화와 대용량화를 도모하기 위해, MOS 캐패시터를 메모리셀상에 적층하고, 그 캐패시터의 한 전극을 반도체기판상에 형성된 스위칭 트랜지스터의 한 전극에 전기적으로 접속함으로써 실질적으로 MOS 캐패시터의 면적을 확대하여 MOS 캐패시터의 정전용량을 증대시키도록 한 적층형 메모리셀구조가 제안되어 있다.
이러한 적층형 메모리셀이 도 55a 내지 도 55c에 나타내어져 있다. 좀더 상세히 설명하면, p형 실리콘기판(101)을 소자분리용 절연막(102)에 의해 분리시킴으로써 하나의 메모리셀영역이 형성되고, 이 메모리셀영역내에 n형 확산층으로 이루어진 소오스·드레인영역(104a, 104b)과, 이들 소오스·드레인영역(104a, 104b) 사이에 게이트절연막(105)을 매개해서 게이트전극(106)을 형성함으로써, 스위칭 트랜지스터로서의 MOSFET를 구성한다. 또, 이 MOSFET상에 제1캐패시터전극(110)을 형성한다. 이 경우, 이 제1캐패시터전극(110)은 절연막(107)에 설치된 기억노드 접촉공(contact hole; 108)을 통해 MOSFET의 소오스영역(104a)에 접촉하도록 MOSFET의 게이트전극(106) 및 인접한 MOSFET의 게이트전극(워드선)상에 절연막(107)을 매개해서 형성된다. 그리고, 제1캐패시터전극(110)상에 캐패시터절연막(111)과 제2캐패시터전극(112)을 순차적으로 적층하여 캐패시터를 형성한다.
이 적층형 메모리셀은 다음과 같이 해서 형성된다.
즉, 이 적층형 메모리셀은, p형 실리콘기판(101)내에 n형 확산층으로 이루어진 소오스·드레인영역(104a, 104b)과, 이들 소오스·드레인영역(104a, 104b) 사이에 게이트절연막(105)을 매개해서 게이트전극(106)을 형성함으로써, 스위칭 트랜지스터로서의 MOSFET를 형성한다.
이어서, 실리콘기판(101)의 표면 전체에 절연막(107)으로서의 산화실리콘막을 형성한 후, 소오스영역(104a)으로의 접촉을 행하기 위한 기억노드 접촉공(108)을 형성하고, 고농도로 도우프된 다결정실리콘층으로 이루어진 제1캐패시터전극 (110)의 패턴을 형성한다.
그리고, 이 제1캐패시터전극(110)상에 산화실리콘막으로 이루어진 캐패시터절연막(111) 및 제2다결정실리콘층(112)을 순차적으로 퇴적한다.
이후, 다결정실리콘층(112)에 인 등의 이온을 이온주입하고, 약 900℃에서 120분동안 열처리를 수행하여 원하는 도전성을 갖도록 고농도로 도우프된 다결정실리콘층을 형성한다.
그리고, 고농도로 도우프된 다결정실리콘층을 패터닝하여 제2캐패시터전극 (112)과 제1캐패시터전극(110)에 의해 캐패시터절연막(111)을 끼운 MOS 캐패시터를 얻는다.
최종적으로, 이와 같이 해서 형성된 다결정실리콘층상에 층간절연막(107´)을 형성하고, 그 내부에 비트선 접촉공(113)을 형성하며, 이 비트선 접촉공(113)내에 몰리브덴폴리사이드 등으로 이루어진 비트선을 형성하고, 층간절연막(107˝)을 형성하여 MOSFET와 MOS 캐패시터로 구성된 메모리셀을 얻는다.
이러한 구성에서는, 기억노드전극을 소자분리영역의 위까지 확대할 수 있고, 또 기억노드전극의 단차(段差)를 이용할 수 있기 때문에, 캐패시터의 용량을 플레이너(planar)구조의 캐패시터용량보다 수배 내지 수10배로 높일 수 있다.
그렇지만, 이러한 적층형 메모리셀구조의 DRAM에 있어서도, 고집적화에 따른 소자의 미세화가 진행됨에 따라 기억노드 접촉공과 게이트전극 사이의 거리(도 55a의 ℓ1) 및 비트선 접촉공과 게이트전극 사이의 거리(도 55b의 ℓ2)도 부득이 짧게 할 수 밖에 없다는 결점이 있다. 이것은 기억노드와 게이트전극 사이 및 비트선과 게이트전극 사이의 단락을 초래하기 쉬워 신뢰성이 저하된다.
또, 이러한 미세화에 따라 충분한 캐패시터용량의 확보가 곤란하게 되고 있다.
예컨대, 기억노드전극을 소자분리영역의 위까지 확대할 수 있더라도, 기억노드전극의 평면부분의 면적은 매우 작다. 그리고, 측면부분을 이용하기 위해 기억노드전극의 두께를 두껍게 하면 단차가 커지고, 이에 따라서 캐패시터의 상층에 비트선 접촉공을 형성하고자 하면 실리콘기판과의 사이의 거리가 멀기 때문에 오버에칭시간이 길어져서 신뢰성의 저하를 초래할 우려가 있다.
또, 미세화에 따라 접촉공내에 형성되는 도전층끼리의 거리도 현저히 단축되고 있어 이들 도전층 사이에 있는 층간절연막(107)을 통해 양자가 단락을 일으키기 쉽다는 문제가 있다. 이 층간절연막은 접촉공의 형성시에 에칭처리를 받아 막이 열화되는데, 이것이 단락의 큰 원인으로 되고 있다.
본 발명은 상기의 사정을 감안하여 이루어진 것으로, 메모리셀에 의해 점유되는 면적의 축소에도 불구하고 충분한 캐패시터용량을 확보할 수 있고, 기억노드와 게이트전극 사이, 비트선과 게이트전극 사이 및 기억노드와 비트선 사이의 단락을 방지할 수 있으며, 소형이고 신뢰성이 높은 메모리셀구조를 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면,
도 2a 내지 도 9d는 도 1에 도시된 적층형 메모리셀구조의 DRAM을 제조하는 제조방법에서의 제조공정을 나타낸 도면,
도 10a 내지 도 10d는 본 발명의 제2실시예에 따른 DRAM을 나타낸 도면,
도 11a 내지 도 11d는 본 발명의 제3실시예에 따른 DRAM을 나타낸 도면,
도 12a 내지 도 17d는 본 발명의 제4실시예에 따른 적층형 메모리셀구조의 DRAM을 제조하는 제조방법에서의 제조공정을 나타낸 도면,
도 18a 내지 도 18d는 본 발명의 제5실시예에 따른 DRAM을 나타낸 도면,
도 19a 내지 도 19c는 본 발명의 제6실시예에 따른 DRAM을 나타낸 도면,
도 20a 내지 도 30b는 본 발명의 제6실시예에 따른 적층형 메모리셀구조의 DRAM을 제조하는 제조방법에서의 제조공정을 나타낸 도면,
도 31a 및 도 31b는 본 발명의 제7실시예에 따른 DRAM을 나타낸 도면,
도 32a 내지 도 38b는 본 발명의 제7실시예에 따른 DRAM을 제조하는 제조방법에서의 제조공정을 나타낸 도면,
도 39a 내지 도 39d는 본 발명의 제8실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면,
도 40a 내지 도 40c는 본 발명의 제9실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면,
도 41a 및 도 41b는 본 발명의 제10실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면,
도 42a 및 도 42b는 본 발명의 제11실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면,
도 43a 및 도 43b는 본 발명의 제12실시예에 따른 적층형 메모리셀 구조의 DRAM을 나타낸 도면,
도 44a 내지 도 44d는 본 발명의 제13실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면,
도 45a 내지 도 45c는 본 발명의 제13실시예에 따른 DRAM의 제조공정을 설명하기 위한 도면,
도 46a 내지 도 54d는 본 발명의 제14실시예에 따른 적층형 메모리셀구조의 DRAM을 제조하는 제조방법에서의 제조공정을 나타낸 도면,
도 55는 종래의 적층형 메모리셀구조의 DRAM을 나타낸 도면이다.
〈도면부호의 설명〉
1 --- 실리콘기판(p형), 2 --- 소자분리 절연막,
3 --- p형 확산층(채널스톱퍼), 3 --- p형 확산층(채널스톱퍼),
4a, 4b --- n형 확산층(소오스·드레인영역),
5 --- 게이트절연막, 6 --- 게이트전극,
7 --- 절연막, 8 --- 측벽절연막,
9 --- 산화실리콘막, 10 --- 질화실리콘막,
11 --- 다결정실리콘막, 12 --- 산화실리콘막,
13 --- 층간절연막, 14 --- 제1기억노드 접촉공,
15 --- 제1비트선 접촉공, 16 --- 다결정실리콘층,
17 --- 산화실리콘막, 18 --- 층간절연막,
19 --- 제2기억노드 접촉공, 20 --- 기억노드전극,
21 --- 캐패시터절연막, 22 --- 플레이트전극,
23 --- 층간절연막, 24 --- 제2접촉공,
25 --- 비트선, 26 --- 산화실리콘막,
28 --- 에피택셜성장층, 29 --- 질화실리콘막.
본 발명의 제1국면에서는, 기억노드 접촉공과 비트선 접촉공의 적어도 한쪽은, 게이트전극상에 제1층간절연막을 형성한 후, 제1접촉공을 형성하고, 이 제1접촉공내에 전기적으로 도전성 재료를 매립하며, 더욱이 이 상층에 제2층간절연막을 형성하고, 이 제2층간절연막의 일부를 선택적으로 에칭하여 상기 도전성 재료를 노출시키도록 제2접촉공을 형성하고 있다.
본 발명에서는, 기억노드 접촉공과 비트선 접촉공을, 동일 공정에서 게이트전극 상층의 제1층간절연막에 개구된 제1접촉공과, 이 제1접촉공에 게이트전극보다 높은 위치까지 매립된 도전층에 접촉하도록, 이 도전층의 상층에 형성된 제2층간절연막에 각각 다른 공정에서 개구된 제2접촉공으로 구성하도록 하고 있다.
더욱 바람직하게는, 캐패시터를 비트선보다도 상층에 형성하도록 하고 있다.
또, 바람직하게는 기억노드 접촉공에 매립된 도전층을 소자분리영역까지 확장되도록 형성하고, 이 도전층에 접촉하기 위한 제2접촉공이 소자분리영역상에 있어서 개구되도록 구성하고 있다.
더욱이 또, 바람직하게는 동일한 비트선에 접속되는 인접한 2개의 MOSFET의 기억노드 접촉공을 구성하는 제2접촉공은 상기 비트선에 대해 반대측에 개구되도록 구성하고 있다.
또, 바람직하게는 비트선 접촉공에 매립된 도전층을 소자분리영역까지 확장되도록 형성하고, 이 도전층에 접촉하기 위한 제2접촉공은 소자분리영역상에 있어서 개구되도록 구성하고 있다.
더욱 바람직하게는 이 도전층을 게이트전극의 상부에 있어서 확장되도록 형성하고 있다.
또, 본 발명의 제조방법에서는, 반도체기판내에 MOSFET를 형성하고, 이 MOSFET의 게이트전극의 상층에 제1층간절연막을 형성하며, MOSFET의 소오스·드레인영역중의 적어도 한쪽에 접촉하도록 기판 표면을 노출시켜 제1접촉공을 형성하고, 이 제1접촉공내에 게이트전극보다도 높은 위치까지 도달하도록 도전층을 매립하며, 더욱이 이 상층에 제2층간절연막을 형성하고, 이 제2층간절연막의 일부를 선택적으로 제거하여 그 도전층을 노출시켜 제2접촉공을 형성하며, 이들 제1, 제2접촉공에 의해 기억노드 접촉공 혹은 비트선 접촉공의 한쪽을 구성하도록 하고 있다.
여기서 바람직하게는, 제1접촉공의 형성공정에 있어서, 게이트전극의 상부에 있어서 제1접촉공의 개구면적이 커지도록 제1층간절연막을 에칭하는 공정을 포함하도록 하고 있다.
또 바람직하게는, 상기 도전층 매립 공정후, 제2층간절연막의 형성에 앞서 제1층간절연막을 매립하고 도전층의 상부표면보다도 아래까지 에칭한 다음, 다시 새로운 층간절연막을 형성하도록 하고 있다.
더욱이 바람직하게는, 제1층간절연막 에칭공정후, 제2층간절연막의 형성에 앞서 매립 도전층의 표면을 산화하여 절연층을 형성하도록 하고 있다.
상기한 바와 같은 구성에 의하면, 기억노드 접촉공 및/또는 비트선 접촉공의 형성시에, 실리콘기판이 아니라 미리 게이트전극보다도 높은 위치에 있는 전기적으로 도전성의 재료를 노출시키면 좋기 때문에, 에칭시간을 단축할 수 있다.
또, 이 전기적으로 도전성의 재료의 높이와 게이트전극의 높이를 층간절연막의 에칭속도에 따라 각각 적정한 값으로 설정하도록 하면, 제2접촉공이 이 도전성의 재료로부터 어긋나서 형성된 경우에도 게이트전극과 제2접촉공 사이의 단락을 완전히 방지할 수 있다.
또, 실리콘기판에 접촉공을 직접 형성하는 경우에 비해 오버에칭량을 저감할 수 있기 때문에, 실리콘기판이 에칭되어 셀의 신뢰성이 저하한다는 문제를 막을 수 있다.
더욱이, 이 도전성의 재료를 상부에서 확장되도록 형성함으로써 접촉면적을 크게 할 수 있기 때문에, 접촉저항의 저감을 도모할 수 있고, 보다 성능이 우수한 메모리셀을 실현하는 것이 가능하게 된다.
이러한 구조의 경우, 바람직하게는 도전성의 재료를 게이트전극보다도 상부에 있어서 확장하여 게이트전극에 중첩되도록 형성하면, 이 도전성의 재료가 제2접촉공 형성시의 에칭 스톱퍼로 되어 제2접촉공과 게이트전극 사이의 단락을 완전히 방지할 수 있다.
더욱이 또, 제1접촉공의 형성시에 에칭 스톱퍼로서 다결정실리콘을 미리 퇴적해 두고, 제1접촉공의 형성후에 이 다결정실리콘막을 산화시켜 절연막을 형성하는 방법을 취함으로써, 제1접촉공과 게이트전극 사이의 단락을 완전히 회피할 수 있다.
더욱이, 실리콘기판을 노출시키기 위한 에칭은 다결정실리콘막 아래의 절연막에 대해서만 필요하게 되므로, 기판으로의 손상을 최소화할 수 있다.
또, 캐패시터를 비트선보다도 상층에 형성함으로써, 기억노드전극의 가공이 용이해지고, 캐패시터면적을 크게 할 수 있는 데다가, 플레이트전극을 셀어레이내에서 패터닝할 필요가 없기 때문에 신뢰성도 향상된다. 또, 기억노드전극을 적층구조로 함으로써, 충분한 캐패시터용량을 확보할 수 있다.
또, 기억노드 접촉공에 매립된 도전층을 소자분리영역까지 확장되도록 형성함으로써, 캐패시터의 평면부분의 면적을 크게 할 수 있다.
더욱이 이 도전층에 접촉하기 위한 제2접촉공을 소자분리영역상에 있어서 개구하도록 구성함으로써, 이 매립 도전층이 리딩 패드(leading pad)의 역할을 하게 된다. 그러나, 이 매립 도전층에 의한 리딩 패드는 미리 게이트전극에 대해 자기정합법(self alignment manner)으로 형성된 제1접촉공에 도전층을 매립함으로써 형성할 수 있기 때문에, 정합여유를 취할 필요가 없고, 다결정실리콘층 등을 패터닝함으로써 형성하는 종래기술의 패드에 비해 점유면적을 작게 할 수 있다. 더욱이, 제2기억노드 접촉공 또는 제2비트선 접촉공이 패드에 대해 정합어긋남을 일으킨 경우에도, 게이트전극과 단락할 우려는 없기 때문에, 정합여유를 갖게 하여 큰 패드를 형성할 필요는 없다. 따라서, 게이트전극의 양측에 동시에 패드를 형성하는 것도 가능하다. 통상, 정합어긋남 여유를 고려하여 패드는 게이트전극에 중첩(over lap)되도록 형성하기 때문에, 게이트전극이 최소가공치수로 패터닝되어 있는 경우, 게이트전극의 양측에서 패드를 패터닝하는 것은 불가능하게 되어 버린다. 그러나, 본 발명에 따르면, 정합여유를 취할 필요가 없기 때문에, 상술한 바와 같이 게이트전극의 양측에 동시에 패드를 형성하는 것이 가능하다.
더욱이 또, 제2접촉공을 적어도 한 방향에서 매립된 전기적으로 도전성의 재료보다도 크게 개구하는 구조에서는, 매립된 도전성의 재료의 측면에서도 접촉을 취할 수 있기 때문에, 상부 표면에서만 접촉을 취하는 경우에 비해 접촉면적을 크게 취할 수 있고, 접촉저항의 저감을 도모할 수 있다.
더욱이, 동일한 비트선에 접속되는 인접한 2개의 MOSFET의 기억노드 접촉공을 구성하는 제2접촉공은 이 비트선에 대해 반대측에 개구되도록 배치함으로써, 양쪽의 기억노드전극을 보다 크게 할 수 있고, 캐패시터용량의 증대를 도모할 수 있다.
(실시예)
이하, 본 발명의 실시예에 대해 첨부도면을 참조해서 상세히 설명한다.
도 1a 내지 도 1d는 각각 적층형 메모리셀 구조의 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 평면도와, 도 1a의 A-A´선, B-B´선 및 C-C´선에 따른 단면도이다.
이 DRAM은, MOSFET의 게이트전극(6)의 상부 및 측벽이 절연막(7, 8)에 의해 덮여 있고, 비트선 접촉공 및 기억노드 접촉공은 소오스·드레인영역(4a, 4b)에 접촉함과 더불어 게이트전극(6)보다도 높은 위치까지 매립하도록 형성된 매립층으로서의 다결정실리콘층(16)에 접촉하도록 형성되며, 또한 게이트전극에 매우 근접한 상태에서 형성되어 있는 것을 특징으로 하는 것으로, 다른 부분에 대해서는 종래예의 적층형 메모리셀구조의 DRAM과 마찬가지이다.
좀더 상세히 설명하면, 5Ω·cm 정도의 비저항을 갖는 p형 실리콘기판(1)내에 형성된 소자분리용의 절연막(2)에 의해 분리된 활성화영역내에, 소오스·드레인영역으로서의 n형 확산층(4a, 4b)과, 이들 소오스·드레인영역 사이에 게이트절연막(5)을 매개해서 형성된 게이트전극(6)에 의해 MOSFET를 구성한다. 이렇게 형성된 MOSFET상에 형성되는 층간절연막(13)에 형성된 접촉공을 매개해서 이 n형 확산층 (4a, 4b)에 접촉하도록 매립층으로서의 다결정실리콘층(16)이 형성되고, 이 다결정실리콘층(16)에 접촉하도록 기억노드전극(20)이 형성되어 상층의 플레이트전극 (22)과의 사이에 캐패시터절연막(21)을 개재시킴으로써 캐패시터를 형성하고 있다. 그리고 층간절연막(23)에 형성된 비트선 접촉공을 매개해서 비트선(25)이 형성되어 있다.
그리고 게이트전극(6)은 메모리셀 어레이의 한 방향으로 연속적으로 배열되어 워드선을 구성하고 있다.
다음에는 이 DRAM의 제조방법에 대해 도면을 참조하면서 설명한다.
도 2 내지 도 9는 DRAM의 제조방법에 따른 제조공정을 나타낸 도면으로, 각 도면에 있어서 a 내지 c는 각각 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 평면도와, 도 2 내지 도 9에서의 A-A´선 및 B-B´선에 따른 DRAM의 단면도이다.
먼저, 도 2a 내지 도 2c에 나타낸 바와 같이, 5Ω·cm 정도의 비저항을 갖는 p형 실리콘기판(1)의 표면에, 통상의 LOCOS법에 의해 소자분리 절연막(2) 및 펀치스루 스톱퍼용의 p형 확산층(3)을 형성한 후, 열산화법에 의해 막두께 10nm 정도의 산화실리콘막으로 이루어진 게이트절연막(5)을 형성하고, 이어서 이 게이트절연막 (5)의 전면에 게이트전극(6)의 재료로서의 다결정실리콘막이나 금속막 또는 실리사이드막을 퇴적하며, 더욱이 이 상층에 CVD(Chemical Vapor Deposition)법에 의해 산화실리콘막 등의 절연막(7)을 막두께 100∼300nm 정도 퇴적하고, 포토리소그래피기술 및 이방성 에칭기술을 이용하여 게이트전극(6) 및 게이트전극(6)상에 형성된 절연막(7)을 동시에 패터닝한다.
그후, 이 게이트전극(6)을 마스크로 하여 실리콘기판내에 As이온을 주입하여 n형 확산층으로 이루어진 소오스·드레인영역(4a, 4b)을 형성함으로써, 스위칭 트랜지스터로서의 MOSFET를 형성한다. 이 확산층의 깊이는 예컨대 150nm 정도로 한다. 이후, CVD법에 의해 막두께 100nm 정도 이하의 산화실리콘층으로 이루어진 절연막을 전면에 퇴적하고, 반응성 이온에칭법에 의해 전면을 에칭하여 게이트전극 (6)의 측면에 자기정합적으로 측벽절연막(8)을 남긴다.
다음으로, 도 3a 내지 도 3c에 나타낸 바와 같이, 이렇게 해서 얻어진 기판의 상층에 열산화법에 의해 막두께 20nm 정도의 산화실리콘막(9)을 형성한 후, 전면에 CVD법에 의해 층간절연막으로서의 산화실리콘막(13)을 퇴적한다.
이어서, 도 4a 내지 도 4c에 나타낸 바와 같이, 포토리소그래피법 및 반응성 이온에칭에 의해 이 층간절연막(13)을 패터닝하여 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성한다. 이때, 포토리소그래피법을 이용하여 레지스트를 패터닝한 후, 등방성 에칭을 행하고, 더욱이 이방성 에칭을 행함으로써 위쪽 부분에만 넓은 접촉공을 형성하는 것도 가능하다. 또, 포토리소그래피법을 이용하여 레지스트를 패터닝한 후, 이방성 에칭을 행하고, 접촉공을 개구한 후, 더욱이 등방성 에칭을 행함으로써 위쪽 부분을 넓혀 위쪽 부분에만 넓은 접촉공을 형성하는 것도 가능하다.
이후, 도 5a 내지 도 5c에 나타낸 바와 같이, 전면에 예컨대 고농도로 도우프된 다결정실리콘막(16)을 막두께가 접촉공(14, 15)의 단변의 1/2 이상으로 되도록 퇴적하고(여기에서, 단변의 1/2 이상으로 되도록 하는 것은 완전히 접촉공을 매립하기 위함이다), 그후 실리콘기판의 전면을 층간절연막(13)의 표면이 노출될 때까지 에칭함으로써, 다결정실리콘막(16)을 접촉공내에만 남긴다. 이 경우, 이 다결정실리콘막의 도우핑은 500Å 정도의 얇은 다결정실리콘막을 퇴적한 후, 예컨대 As이온을 이온주입하며, 더욱이 접촉공의 단변의 1/2 이상으로 되도록 다결정실리콘막을 재차 퇴적하고, As이온을 이온주입한 후, CVD법에 의해 산화실리콘막을 퇴적하고, 열처리를 행한다고 하는 방법에 의한 것도 가능하다.
더욱이 또, 이 공정에서는 다결정실리콘막을 전면에 매립한 후, 재차 에칭한다고 하는 방법을 이용했지만, 예컨대 다결정실리콘막 또는 단결정실리콘막을 선택적으로 접촉공내에만 성장시킨다고 하는 방법을 취하도록 해도 좋다.
이후, 도 6a 내지 도 6c에 나타낸 바와 같이, 예컨대 열산화법에 의해 기판의 표면에 막두께 200Å 정도의 산화실리콘막(17)을 형성한 후, CVD법에 의해 그 위에 막두께 500Å 정도의 산화실리콘막(18)을 퇴적하고, 포토리소그래피법 및 반응성 이온에칭에 의해 기억노드 접촉부에 상당하는 부분의 다결정실리콘막(16) 표면만이 노출되도록 산화실리콘막(17, 18)을 선택적으로 제거한다.
이와 같이 해서 기억노드 접촉공(19)을 형성한 후, 기판의 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 기억노드전극(20)을 형성한다. 그리고 나서, 기판의 상층에 CVD법에 의해 막두께 10nm의 질화실리콘막을 퇴적한 후, 800℃ 정도의 수증기분위기중에서 30분 정도 산화하여 산화실리콘막을 형성함으로써, 질화실리콘막과 산화실리콘막의 2층막으로 이루어진 캐패시터절연막(21)을 형성한다. 더욱이, 캐패시터절연막(21)상에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 플레이트전극(22)을 형성한다. 이후, 이 플레이트전극(22)을 마스크로 하여 불필요한 부분의 캐패시터절연막을 제거한다. 그리고, 플레이트전극(22)상에 산화실리콘막으로 이루어진 층간절연막(23)을 퇴적하고, 열처리에 의해 표면의 평탄화를 행한다(도 7a 내지 도 7c 참조).
이후, 도 8a 내지 도 8d에 나타낸 바와 같이, 포토리소그래피법 및 반응성 이온에칭에 의해 비트선 접촉부에 상당하는 부분의 다결정실리콘막(16) 표면만이 노출되도록 층간절연막(23), 산화실리콘막(17, 18)을 선택적으로 제거하여 비트선 접촉공(24)을 형성한다.
그리고, 도 9a 내지 도 9d에 나타낸 바와 같이, 기판의 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 비트선(25)을 형성한다. 여기에서, 비트선(25)은 단층의 다결정실리콘막으로 형성했지만, 다결정실리콘층과 실리사이드층의 적층구조라도 좋다.
이후, 보호막으로서의 산화실리콘막(26)을 형성하여 도 1a 내지 도 1d에 나타낸 바와 같은 DRAM을 완성한다.
이 제조방법에 의하면, 기억노드 접촉공 및 비트선 접촉공은 미리 게이트전극보다도 높은 위치까지 매립된 다결정실리콘막상에 접촉되도록 형성하면 좋기 때문에, 접촉공의 형성에 요하는 에칭시간을 단축할 수 있다.
이 때문에, 본 실시예에서의 비트선 접촉공과 같이 높은 종횡비를 갖는 접촉공을 형성할 때에도, 기판이 오버에칭에 의해 과도하게 에칭되는 것을 피할 수 있으므로, 신뢰성이 높은 메모리셀을 얻을 수 있다.
또, 포토리소그래피기술에서의 정합어긋남에 의한 게이트전극과의 단락을 회피할 수 있고, 정합어긋남을 고려한 패턴의 여유를 없앨 수 있기 때문에, 메모리셀의 미세화를 도모하는 것이 가능하게 된다.
제2실시예
다음에는 본 발명의 제2실시예로서, 접촉의 정합어긋남에 의한 게이트전극과의 단락방지효과가 높은 DRAM의 셀구조에 대해 설명한다.
이 DRAM은, 도 10a 내지 도 10d에 나타낸 바와 같이, 게이트전극(6)보다도 위에서 접촉면적이 넓어지는 형상으로 되어 있다. 이 구조에 의하면, 접촉면적을 크게 할 수 있어서 접촉저항의 저감을 도모하는 것이 가능하게 된다.
이러한 구조를 실현함에 있어서는, 기억노드 접촉공 및 비트선 접촉공의 패터닝을 행한 후에, 레지스트를 남긴 상태에서 등방성 에칭을 행하여 패턴의 상부에지(27)를 제거하고, 이후 반응성 이온에칭에 의해 접촉공을 개구한다. 그리고, 예컨대 이 접촉부에만 선택적으로 단결정실리콘 혹은 다결정실리콘을 성장시키고, 더욱이 그 위에 산화실리콘막(18)을 퇴적한 다음 접촉공을 형성하는 것과 같이 상기 제1실시예와 마찬가지로 형성한다.
제3실시예
또, 도 11a 내지 도 11d에 나타낸 바와 같이, 기억노드 접촉공 및 비트선 접촉공을 형성한 후, 이 접촉공내에만 선택적으로 단결정실리콘 혹은 다결정실리콘층 (28)을 성장시키고, 그 성장두께가 접촉공의 깊이보다 크게 되도록 해도 좋다.
도 10 및 도 11의 어느 경우에도, 게이트전극보다도 높은 위치에 있어서 접촉공이 넓혀진 형상으로 되어 정합어긋남에 대해 여유가 높은 구조로 되어 있다. 따라서, 패턴에 대한 여유를 취할 필요가 없어 미세한 메모리셀 구조를 실현하는 것이 가능하다.
제4실시예
이상의 실시예에서는, 기억노드 접촉공 및 비트선 접촉공을 동시에 형성할 때에, 층간절연막을 평탄화한 다음, 포토리소그래피법 및 반응성 이온에칭에 의해 접촉공을 형성하도록 했지만, 이 제조공정의 개량에 의해 보다 미세한 메모리셀을 실현하기 위한 예를 본 발명의 제4실시예로서 도 12 내지 도 17을 참조하면서 설명한다.
먼저, 게이트전극(6)의 형성 및 그 게이트전극(6)의 측면에 자기정합적으로 측벽절연막(8)을 남기는 공정까지는 상기 제1실시예와 마찬가지로 행한다. 이후, 열산화법에 의해 막두께 200Å의 산화실리콘막(9), 막두께 20nm의 질화실리콘막 (10) 및 막두께 50nm의 다결정실리콘막(11)을 순차적으로 퇴적하고, 더욱이 그 위에 인유리 등의 층간절연막(13)을 형성한다. 이때, 이 층간절연막(13)은 도 12a 내지 도 12c에 나타낸 바와 같이 열처리에 의해 평탄화해도 좋고, 또 어떠한 처리도 수행하지 않아도 좋다.
그리고 나서, 도 13a 내지 도 13c에 나타낸 바와 같이, 이렇게 해서 얻어진 기판을 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝함으로써 층간절연막 (13)의 패턴을 얻고, 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성한다. 이때, 다결정실리콘막(11)의 에칭속도가 층간절연막(13)의 에칭속도보다 충분히 작아지도록 에칭조건을 선택함으로써, 다결정실리콘막(11)이 에칭 스톱퍼로서 작용하게 된다. 그 결과, 제1기억노드 접촉공(14)과 게이트전극(6) 사이의 거리 또는 제1비트선 접촉공(15)과 게이트전극(6) 사이의 거리가 매우 작은 경우에도, 기억노드전극과 게이트전극(6) 사이 또는 비트선과 게이트전극(6) 사이의 단락을 회피할 수 있다.
다음으로, 도 14a 내지 도 14c에 나타낸 바와 같이, 등방성 에칭 또는 화학적 건식에칭(CDE)에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)에 대응하는 부분의 다결정실리콘막(11)을 제거하여 밑바탕의 질화실리콘막(10)을 노출시킨다.
이어서, 도 15a 내지 도 15c에 나타낸 바와 같이, 적어도 기억노드 접촉공의 측벽 및 비트선 접촉공의 측벽에 노출하는 다결정실리콘막(11)을 산화하여 산화실리콘막(12)으로 한다. 여기에서, 다결정실리콘막(11) 전체를 산화실리콘막(12)으로 되도록 해도 좋다. 이와 같이, 잔류하는 다결정실리콘막중 적어도 접촉공의 측벽에 노출하는 부분을 산화함으로써, 잔류하는 다결정실리콘막(11)을 통한 기억노드전극 사이의 단락 또는 기억노드전극과 비트선 사이의 단락 등의 문제를 방지할 수 있다.
이후, 도 16a 내지 도 16c에 나타낸 바와 같이, 이방성 에칭에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)에 대응하는 질화실리콘막(10) 및 그 아래의 얇은 산화실리콘막(9)을 제거함으로써, 실리콘기판의 표면을 노출시킨다. 이때, 게이트전극의 측벽 및 상부는 두꺼운 절연막으로 덮여 있으므로, 에칭이 게이트전극에 도달할 우려는 없다.
이와 같이 해서 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 형성한 다음에는, 전술한 공정과 마찬가지로 하여 다결정실리콘막을 퇴적한 후, 접촉공에 매립되도록 재차 에칭하거나, 또는 단결정실리콘막 혹은 다결정실리콘막을 선택적으로 성장시킨다.
이하의 공정은 상기 제1실시예와 완전히 마찬가지로 하여 도 17a 내지 도 17d에 나타낸 바와 같이, 메모리셀을 완성한다.
이 방법에 의하면, 제1기억노드 접촉공 및 제1비트선 접촉공의 형성시에 있어서 에칭 스톱퍼로 되는 다결정실리콘막이 형성되므로, 게이트전극과의 정합어긋남을 고려하여 여유를 갖게 할 필요가 없어 메모리셀의 미세화 및 신뢰성의 향상을 도모하는 것이 가능하다.
특히, 이 효과는, 본 실시예와 같이 기억노드 접촉공 및 비트선 접촉공을 매립 혹은 선택성장에 의해 미리 게이트전극보다도 높은 위치에 올려 놓도록 함으로써, 보다 정합어긋남에 대한 여유가 높은 것으로 할 수 있다. 즉, 본 실시예에 따른 메모리셀에서의 비트선 접촉공과 같이 높은 종횡비를 갖는 접촉공을 1회의 에칭에 의해 기판의 표면에까지 도달하도록 형성하는 경우, 매우 긴 에칭시간을 필요로 하기 때문에, 다결정실리콘층이 에칭 스톱퍼로서 충분히 작용하지 않을 우려가 있다. 한편, 에칭시간이 매우 긴 경우에도 에칭 스톱퍼로서 충분히 작용하도록 다결정실리콘막의 막두께를 두껍게 하면, 그 후의 산화공정에서 충분히 산화되지 않아 단락의 원인으로 되어 버린다.
따라서, 게이트전극의 주위에 절연막을 형성한 후, 다결정실리콘막을 스톱퍼층으로 하여 층간절연막을 에칭해서 일단 얕은 접촉공을 형성하고, 그후 산화시켜 두도록 하면 단락의 우려가 없어 신뢰성이 높은 메모리셀을 얻는 것이 가능하게 된다.
또, 접촉공이 미리 게이트전극보다도 위에 위치하는 구조로 되어 있기 때문에, 2회째의 접촉공 형성시 정합어긋남이 생겨도 게이트전극과 단락하는 일은 없고, 이 때문에 정합어긋남을 고려할 필요가 없으며, 그만큼 접촉면적을 충분히 확보할 수 있어 미세화 및 신뢰성의 향상에 최적의 구조로 되고 있다.
제5실시예
또, 상기 제4실시예에서는 기억노드 접촉공 및 비트선 접촉공을 동시에 형성할 때에, 남겨진 다결정실리콘막을 산화함으로써 접촉공 사이의 단락의 발생을 방지하도록 하고 있지만, 제5실시예로서 도 18a 내지 도 18c에 나타낸 바와 같이 접촉공에 상당하는 부분의 다결정실리콘막을 CDE법에 의해 제거한 후, 질화실리콘막을 전면에 퇴적하고 반응성 이온에칭을 행하여 기판 표면을 노출시킴과 동시에, 접촉공 측면에 질화실리콘막(29)을 남긴다고 하는 공정도 가능하다.
이때, 질화실리콘막의 퇴적에 앞서 필요에 따라 다결정실리콘막을 산화하도록 해도 좋다.
이 방법에 의하면, 다결정실리콘막이 완전히 산화되지 않은 경우에도, 단락의 우려는 없다. 또, 다결정실리콘막의 산화공정을 생략할 수 있기 때문에, 산화를 위한 열공정에서 트랜지스터의 접합깊이가 깊어져서 트랜지스터가 쇼트챈널효과 (short channel effect)에 약하다는 문제를 해결할 수 있다. 따라서, 셀의 더 한층의 미세화를 도모할 수 있다.
또, 층간절연막을 인유리로 형성해도, 접촉공에 매립한 다결정실리콘막을 통해 실리콘기판까지 인이 확산하여 트랜지스터의 성능을 열화시키거나 접촉공 사이의 분리내압을 저하시키거나 하는 문제도 없다.
제6실시예
이상의 실시예에서는 캐패시터의 형성후에 비트선의 형성공정을 수행하도록 하고 있지만, 비트선을 형성한 후에 캐패시터를 형성하는 것도 가능하다. 이와 같이 비트선의 위에 캐패시터를 형성하도록 하면, 비트선을 플레이트전극으로 덮어 시일드하는 구조로 되기 때문에, 셀이 미세화되어도 인접하는 비트선 사이의 간섭에 의한 오동작의 발생을 방지할 수 있다.
제6실시예로서, 비트선 위에 캐패시터를 형성한 DRAM에 대해 설명한다.
도 19a는 본 발명의 제6실시예에 따른 적층형 메모리셀구조의 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 평면도이고, 도 19b 및 도 19c는 각각 도 19a의 A-A´선과 B-B´선에 따른 단면도이다.
이 DRAM은, 캐패시터를 비트선(25)의 상층에 형성하고, 기억노드 접촉공에 매립되는 층으로서의 다결정실리콘층(16)이 소자분리영역으로부터 위쪽으로 돌출하도록 형성되어 있으며, 기억노드전극(20)은 소자분리영역상에서 접촉하도록 형성한 점이 제1실시예와의 주요한 차이점이다. 그리고 제1실시예와 마찬가지로 MOSFET의 게이트전극(6)의 상부 및 측벽은 절연막(7, 8)에 의해 덮여 있으며, 비트선 접촉공 및 기억노드 접촉공은 다결정실리콘층(16)에 접촉함과 더불어 게이트전극보다도 높은 위치까지 매립되도록 형성된 매립층으로서의 다결정실리콘층(16)에 접촉하도록 형성되고, 또한 게이트전극에 매우 근접한 상태에서 형성되어 있는 것을 특징으로 한다. 다른 부분에 대해서는 종래예의 적층형 메모리셀구조의 DRAM과 마찬가지이다.
즉, 5Ω·cm 정도의 비저항을 갖는 p형 실리콘기판(1)내에 형성된 소자분리용 절연막(2)에 의해 분리된 활성화영역에, 소오스·드레인영역을 구성하는 n형 확산층(4a, 4b)과, 이들 소오스·드레인영역 사이에 게이트절연막(5)을 매개해서 형성된 게이트전극(6)에 의해 MOSFET를 구성함과 더불어, 이 MOSFET상에 형성되는 층간절연막(13)에 형성된 접촉공을 통해 n형 확산층(4a, 4b)에 접촉하도록 매립층으로서의 다결정실리콘층(16)이 형성되고, 이 다결정실리콘층(16)에 접촉하도록 비트선(25)이 형성되어 있다. 그리고, 층간절연막(23)에 형성된 기억노드 접촉공을 통해 기억노드전극(20)이 형성되어 상층의 플레이트전극(22)과의 사이에 캐패시터절연막(21)을 개재(介在)시킴으로써 캐패시터를 형성하고 있다. 그리고 게이트전극 (6)은 메모리 어레이의 한 방향으로 연속적으로 배열되어 워드선을 구성하고 있다.
다음에는 이 DRAM의 제조방법에 대해 도면을 참조하면서 설명한다.
도 20 내지 도 30은 이 DRAM의 제조방법의 제조공정을 나타낸 도면으로, 각 도면에 있어서 a 및 b는 각각 DRAM의 비트선방향으로 인접하는 2비트분에 대응하는 도 19a의 A-A´선 및 B-B´선에 따른 단면도이다.
먼저, 도 20a 및 도 20b에 나타낸 바와 같이, 5Ω·cm 정도의 비저항을 갖는 p형 실리콘기판의 표면에 통상의 LOCOS법에 의해 소자분리절연막(2) 및 펀치스루 차단용의 p형 확산층(3)을 형성한 후, 열산화법에 의해 막두께 10nm 정도의 산화실리콘막으로 이루어진 게이트절연막(5)을 형성한다. 더욱이, 전면에 게이트전극(6)의 재료로서의 다결정실리콘막이나 금속막 또는 실리사이드막을 퇴적하고, 그 위에 CVD법에 의해 산화실리콘막 등의 절연막(7)을 막두께 100∼300nm 정도 퇴적하며, 포토리소그래피기술 및 이방성 에칭기술을 이용하여 게이트전극(6) 위의 절연막(7)을 동시에 패터닝한다.
그리고, 예컨대 850℃에서 후산화를 행한 후, 이 게이트전극(6)을 마스크로 하여 As이온을 이온주입함으로써 n형 확산층으로 이루어진 소오스·드레인영역(4a, 4b)을 형성하여 스위칭 트랜지스터로서의 MOSFET를 형성한다. 이 확산층의 깊이는 예컨대 150nm 정도로 한다. 이후, CVD법에 의해 막두께 100nm 정도 이하의 질화실리콘막으로 이루어진 절연막을 전면에 퇴적하고, 반응성 이온에칭법에 의해 전면을 에칭하여 게이트전극(6)의 측면에 자기정합적으로 측벽절연막(8)을 남긴다.
이후, 도 21a 및 도 21b에 나타낸 바와 같이, 열산화법에 의해 막두께 200Å의 산화실리콘막(9), 막두께 20nm의 질화실리콘막(10) 및 막두께 50nm의 다결정실리콘막(11)을 퇴적하고, 더욱이 인유리 등의 층간절연막(13)을 형성한다. 이때, 이 층간절연막(13)은 열처리에 의해 평탄화해도 좋고, 어떠한 처리도 수행하지 않아도 좋다.
다음으로, 도 22a 및 도 22b에 나타낸 바와 같이, 포토리소그래피법 및 반응성 이온에칭에 의해 이 층간절연막(13)을 패터닝하여 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성한다. 이때, 제1기억노드 접촉공(14)은 도 22b에 나타낸 바와 같이 소자분리영역(2)의 위까지 형성되도록 한다. 또 이때, 다결정실리콘막(11)의 에칭속도가 층간절연막(13)의 에칭속도보다 충분히 작아지도록 에칭조건을 선택함으로써, 다결정실리콘막(11)이 에칭 스톱퍼로서 작용하게 된다. 이에 따라, 기억노드 접촉공(14)과 게이트전극(6) 사이의 거리 또는 비트선 접촉공(15)과 게이트전극(6) 사이의 거리가 매우 짧은 경우에도, 기억노드전극과 게이트전극(6) 사이 또는 비트선과 게이트전극(6) 사이의 단락의 발생의 우려도 없다.
이후, 도 23a 및 도 23b에 나타낸 바와 같이, 등방성 에칭 혹은 화학적 건식에칭(CDE)에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)에 대응하는 부분의 다결정실리콘막(11)을 제거하여 밑바탕의 질화실리콘막(10)을 노출시킨다.
이어서, 도 24a 및 도 24b에 나타낸 바와 같이, 적어도 기억노드 접촉공의 측벽 및 비트선 접촉공의 측벽에 노출하는 부분으로부터 다결정실리콘막(11)을 산화하여 산화실리콘막(12)으로 한다. 여기에서는, 다결정실리콘막(11) 전체를 산화실리콘막(12)으로 되도록 했지만, 적어도 기억노드 접촉공의 측벽 및 비트선 접촉공의 측벽에 노출하는 다결정실리콘막만을 산화실리콘막(12)으로 되도록 해도 좋다. 이와 같이, 잔류하는 다결정실리콘막중 적어도 접촉공의 측벽에 노출하는 부분을 산화함으로써, 잔류하는 다결정실리콘막(11)을 통한 기억노드전극 사이의 단락, 또는 기억노드전극과 비트선 사이의 단락 등의 문제를 방지할 수 있다. 또, 이때 층간절연막(13)에 인유리 등을 이용하고 있는 경우에는, 층간절연막의 평탄화를 동시에 행할 수 있다.
이후, 도 25a 및 도 25b에 나타낸 바와 같이, 이방성 에칭에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)의 질화실리콘막(10) 및 그 아래의 얇은 산화실리콘막(9)을 제거함으로써, 실리콘기판 표면을 노출시킨다. 이때, 게이트전극의 측벽 및 상부는 두꺼운 절연막으로 덮여 있기 때문에, 에칭이 게이트전극에 도달할 우려는 없다.
이후, 도 26a 및 도 26b에 나타낸 바와 같이, 기판 전면에 예컨대 고농도로 도우프된 다결정실리콘막(16)을 막두께가 접촉공(14, 15)의 단변의 1/2 이상으로 되도록 퇴적하고(여기에서 단변의 1/2 이상으로 되도록 퇴적하는 것은 완전히 접속공을 매립하기 위함이다), 그후 기판의 전면을 층간절연막(13)의 표면이 노출될 때까지 에칭함으로써 다결정실리콘막(16)을 접촉공내에만 잔류시킨다. 여기에서, 이 다결정실리콘막의 도우핑은 500Å 정도의 얇은 다결정실리콘막을 퇴적한 후, 예컨대 As이온을 이온주입하고, 더욱이 접촉공의 단변의 1/2 이상으로 되도록 다결정실리콘막을 재차 퇴적하며, As이온을 이온주입한 후, CVD법에 의해 산화실리콘막을 퇴적하고, 열처리를 행한다고 하는 방법에 의한 것도 가능하다.
더욱이 또, 이 공정에서는 다결정실리콘막을 전면에 매립한 후, 재차 에칭하는 방법을 이용했지만, 예컨대 다결정실리콘막 또는 단결정실리콘막을 선택적으로 접촉공내에만 성장시키는 방법을 취하도록 해도 좋다.
이후, 도 27a 및 도 27b에 나타낸 바와 같이, 예컨대 열산화법에 의해 기판의 표면에 200Å 정도의 산화실리콘막(17)을 형성한 후, 그 위에 CVD법에 의해 막두께 500Å의 산화실리콘막(18)을 퇴적하고, 포토리소그래피법 및 반응성 이온에칭에 의해 산화실리콘막(17, 18)을 선택적으로 제거하여 제2비트선 접촉공(24)을 형성한다.
그리고, 도 28a 및 도 28b에 나타낸 바와 같이, 기판의 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 비트선(25)을 형성한다. 여기에서, 비트선(25)은 단층의 다결정실리콘막으로 형성했지만, 비트선은 다결정실리콘막과 실리사이드층의 적층구조라도 좋다.
다음으로, 도 29a 및 도 29b에 나타낸 바와 같이, 산화실리콘막으로 이루어진 층간절연막(23)을 퇴적하고, 열처리에 의해 표면의 평탄화를 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 기억노드 접촉공에 대응하는 부분의 다결정실리콘막(16)의 표면만이 노출되도록 층간절연막(23), 산화실리콘막(17, 18)을 선택적으로 제거하여 제2기억노드 접촉공(19)을 형성한다. 이 경우, 매립층(16)은 소자분리영역(2)까지 확장하여 형성되므로, 기억노드 접촉공을 소자분리영역(2)의 위에 형성할 수 있다.
이와 같이 해서 기억노드 접촉공을 형성한 후, 기판의 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 기억노드전극(20)을 형성한다. 그리고 이 상층에 CVD법에 의해 막두께 10nm의 질화실리콘막을 퇴적한 후, 900℃ 정도의 수증기분위기중에서 30분 정도 산화하여 산화실리콘막을 형성함으로써 질화실리콘막과 산화실리콘막의 2층막으로 이루어진 캐패시터절연막(21)을 형성한다(도 30a 및 도 30b 참조).
그리고, 이 캐패시터절연막(21)상에 다결정실리콘막을 퇴적하고, 도우핑을 행하여 플레이트전극(22)을 형성한다. 더욱이, 이 플레이트전극(22)상에 산화실리콘막으로 이루어진 층간절연막(26)을 퇴적하고, 열처리에 의해 표면의 평탄화를 행하여 도 19a 내지 도 19c에 나타낸 바와 같은 메모리셀을 완성한다.
상술한 구조에서는, 캐패시터를 비트선보다도 상층에 형성하도록 하고 있기 때문에, 상술한 바와 같이 기억노드전극의 가공이 용이해져서 캐패시터의 면적을 넓게 할 수 있는 데다가, 플레이트전극을 셀어레이내에서 패터닝할 필요가 없기 때문에 신뢰성도 향상시킬 수 있다.
또, 기억노드전극을 적층구조로 하도록 하면 더 한층의 캐패시터용량의 증대를 도모할 수 있다.
더욱이, 기억노드 접촉공내에 매립된 도전층을 소자분리영역까지 확장되도록 형성하고 있기 때문에, 캐패시터의 평면부분의 면적을 넓게 할 수 있다.
더욱이, 이 도전층에 접촉하기 위한 제2접촉공을 소자분리영역상에 있어서 개구하도록 형성함으로써, 소자점유면적을 증대시키는 일없이 캐패시터용량이 큰 DRAM을 얻을 수 있다. 즉, 이 리딩 패드의 역할을 하는 매립 도전층은, 미리 게이트전극에 대해 자기정합적으로 형성된 제1접촉공에 도전층을 매립함으로써 형성할 수 있기 때문에, 게이트전극에 자기정합적으로 형성할 수 있고, 정합여유를 취할 필요가 없어 다결정실리콘층 등을 패터닝하여 형성하는 종래기술에 따른 패드에 비해 패드점유면적을 작게 할 수 있다. 따라서, 패드와 제2기억노드 접촉공 또는 제2비트선 접촉공 사이에 정합어긋남이 생긴 경우에도, 패드가 게이트전극과 단락할 우려가 없기 때문에, 여유를 갖게 하여 큰 패드를 형성할 필요는 없다.
제7실시예
상기 제6실시예에서는 제1접촉공(14, 15)의 형성시에 층간절연막의 에칭 스톱퍼로 다결정실리콘막을 사용하고, 접촉공 형성후 이 다결정실리콘막을 산화하는 방법을 이용했지만, 소자면적이 충분히 넓은 경우에는 이러한 특수한 방법을 이용하지 않고 제1접촉공을 형성하는 용으로 해도 좋다.
제7실시예로서, 이 에칭 스톱퍼를 사용하지 않고 제1접촉공을 형성하는 공정을 간략화한 예에 대해 설명한다.
도 31a 및 도 31b는, 본 발명의 제7실시예에 따른 적층형 메모리셀 구조의 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 (도 19a에서의) A-A´선과 B-B´선에 따른 단면도이다.
이 DRAM의 구조는, 도 19에 나타낸 제6실시예의 DRAM과 거의 동일하다.
다음에는 DRAM의 제조방법에 대해 첨부도면을 참조하면서 설명한다.
도 32 내지 도 38은 이 DRAM의 제조공정을 나타낸 도면으로, 각 도면에 있어서 a 및 b는 각각 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 도 19a에서의 A-A´선과 B-B´선에 따른 단면도이다.
먼저, 제6실시예와 마찬가지로 하여, 도 32a 및 도 32b에 나타낸 바와 같이, 5Ω·cm 정도의 비저항을 갖는 p형 실리콘기판(1)의 표면에 소자분리 절연막(2) 및 펀치스루 스톱퍼용의 p형 확산층(3)을 형성한 후, 이 상층에 게이트절연막(5), 게이트전극을 형성하고, n형 확산층으로 이루어진 소오스·드레인영역(4a, 4b)을 형성하여 스위칭 트랜지스터로서의 MOSFET를 형성함과 더불어, 게이트전극(6)의 측면에 자기정합적으로 측벽절연막(8)을 남긴다.
이후, 도 33a 및 도 33b에 나타낸 바와 같이, 인유리 등으로 이루어진 층간절연막(13)을 퇴적한다. 이때, 이 층간절연막(13)은 열처리에 의해 평탄화해도 좋고, 또 어떠한 처리도 수행하지 않아도 좋다. 그리고, 포토리소그래피법 및 반응성 이온에칭에 의해 이 층간절연막(13)을 패터닝하여 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성한다. 이때, 제1기억노드 접촉공(14)은 도 33b에 나타낸 바와 같이 소자분리영역(2)의 위까지 개공되도록 한다. 여기에서, 상기 제6실시예에서는 다결정실리콘의 스톱퍼층이 존재했지만, 이 예에서는 스톱퍼층이 없기 때문에 이 제1접촉공을 형성하는데 필요한 에칭시간을 적당한 값으로 설정하고, 소자분리영역의 절연막이 오버에칭되지 않도록 할 필요가 있다.
이후, 제6실시예와 마찬가지로 도 34a 및 도 34b에 나타낸 바와 같이, 전면에 예컨대 고농도로 도우프된 다결정실리콘막(16)을 막두께가 접촉공(14, 15)의 단변의 1/2 이상으로 되도록 퇴적하고(여기에서 단변의 1/2 이상으로 되도록 퇴적하는 것은 완전히 접촉공을 매립하기 위함이다), 그후 전면을 층간절연막(13)의 표면이 노출될 때까지 에칭함으로써 다결정실리콘막(16)을 접촉공내에만 잔류시킨다. 여기에서도 이 다결정실리콘막의 도우핑은, 500Å 정도의 얇은 다결정실리콘막을 퇴적한 후, 예컨대 As이온을 이온주입하고, 더욱이 접촉공의 단변의 1/2 이상으로 되도록 다결정실리콘막을 재차 퇴적하며, As이온을 이온주입한 후, CVD법에 의해 산화실리콘막을 퇴적하고, 열처리를 행한다고 하는 방법에 의한 것도 가능하다.
더욱이 또, 이 공정에서는 다결정실리콘막을 전면에 매립한 후, 다시 에칭한다고 하는 방법을 이용했지만, 예컨대 다결정실리콘막 혹은 단결정실리콘막을 선택적으로 접촉공내에만 성장시킨다고 하는 방법을 취하도록 해도 좋다.
이후, 도 35에 나타낸 바와 같이, 예컨대 열산화법에 의해 표면에 200Å 정도의 산화실리콘막(17)을 형성한 후, 그 위에 CVD법에 의해 막두께 500Å의 산화실리콘막(18)을 퇴적하고, 포토리소그래피법 및 반응성 이온에칭에 의해 산화실리콘막(17, 18)을 선택적으로 제거하여 제2비트선 접촉공(24)을 형성한다.
그리고, 도 36에 나타낸 바와 같이, 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 비트선(25)을 형성한다.
이후, 도 37a 및 도 37b에 나타낸 바와 같이, 산화실리콘막으로 이루어진 층간절연막(23)을 퇴적하고, 열처리에 의해 표면의 평탄화를 행한 다음, 포토리소그래피법 및 반응성 이온에칭에 의해 기억노드 접촉공에 대응하는 부분의 다결정실리콘막(16) 표면만이 노출되도록 층간절연막(23), 산화실리콘막(17, 18)을 선택적으로 제거하여 제2기억노드 접촉공(19)을 형성한다. 이 경우도, 매립층(16)은 소자분리영역(2)까지 확장하여 형성되므로, 기억노드 접촉공을 소자분리영역(2)의 위에 형성할 수 있다.
이와 같이 해서 기억노드 접촉공을 형성한 후, 도 38a 및 도 38b에 나타낸 바와 같이 전면에 다결정실리콘을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 기억노드전극(20)을 형성한다. 그리고, 이 상층에 CVD법에 의해 막두께 10nm의 질화실리콘막을 퇴적한 후, 900℃ 정도의 수증기분위기중에서 30분 정도 산화하여 산화실리콘막을 형성함으로써, 질화실리콘막과 산화실리콘막의 2층막으로 이루어진 캐패시터절연막(21)을 형성한다.
그리고, 이 캐패시터절연막(21)상에 다결정실리콘막을 퇴적하고, 도우핑을 행하여 플레이트전극(22)을 형성한다. 더욱이, 이 플레이트전극(22)상에 산화실리콘막으로 이루어진 층간절연막(26)을 퇴적하고, 열처리에 의해 표면의 평탄화를 행하여 도 31a 및 도 31b에 나타낸 바와 같은 메모리셀을 완성한다.
이 방법에서는, 에칭 스톱퍼를 사용하지 않고 제1접촉공을 형성하고 있기 때문에, 공정이 간략화된다.
제8실시예
상기 제6실시예에서는 기억노드 접촉공 부분의 매립층(16)이 소자분리영역 (2)으로부터 위쪽으로 돌출하도록 형성했지만, 도 39a 내지 도 39d에 나타낸 바와 같이 기억노드 접촉공 대신에 비트선 접촉공 부분의 매립층을 소자분리영역(2)으로부터 위쪽으로 돌출하도록 형성하고, 비트선을 소자영역으로부터 1/2피치씩 어긋나게 해서 배선하도록 해도 좋다[도 39b 내지 도 39d는 각각 도 39a의 A-A´선, B-B´선, C-C´선에 따른 단면도이다].
이 실시예에서도, 마찬가지로 소자의 미세화를 도모하는 것이 가능하게 된다.
제9실시예
상기 제8실시예의 구조에 있어서, 에칭 스톱퍼를 사용하지 않고 제1접촉공을 형성하도록 해도 좋다. 제9실시예로서, 이 예를 도 40a 내지 도 40c에 나타낸다. 이 실시예의 구조는, 완성상태에서는 측벽절연막(8) 등의 주위를 덮는 질화실리콘막(10)이 없는 점에서 제8실시예의 구조와 다를 뿐이다.
제10실시예
상기 제9실시예의 구조에 있어서, 도 41a 및 도 41b에 나타낸 바와 같이 제1기억노드 접촉공(14) 및 비트선 접촉공(15)의 형상의 개공을 갖는 레지스트 패턴을 형성하고, 먼저 등방성 에칭을 행하여 패턴의 상부에지를 제거한 후, 이방성 에칭에 의해 접촉공을 개공하여 접촉공의 상부에지를 확장한 형상으로 하며, 이 제1접촉공(14, 15)내에 다결정실리콘막(16)을 매립하도록 해도 좋다.
이에 따라, 게이트전극보다도 높은 위치에 있어서 제1기억노드 접촉공 및 제1비트선 접촉공이 확장되는 형상으로 되기 때문에, 제2기억노드 접촉공 및 제2비트선 접촉공이 정합어긋남을 일으킨 경우에도 게이트전극과 단락을 일으킬 우려는 없다. 더욱이, 접촉면적을 크게 취할 수 있기 때문에 접촉저항의 저감을 도모하는 것이 가능하게 된다.
제11실시예
상기 제10실시예의 구조에서는 제1접촉공(14, 15)내에 매립되는 다결정실리콘막(16)의 상부에지를 확장한 형상으로 할 때에, 접촉공의 형상을 상부에지를 확장한 형상으로 했지만, 제1접촉공(14, 15)의 형상은 종래와 같이 수직 단면을 갖도록 해 두고, 선택 CVD법에 의해 다결정실리콘막 또는 단결정실리콘막을 성장시키며, 그 두께를 접촉공의 깊이보다도 두껍게 하는 것에 의해서도 달성가능하다.
이와 같이 선택 CVD법에 의해 다결정실리콘막(16)을 성장시키고, 그 두께를 접촉공의 깊이보다도 두껍게 함으로써 상부에지를 확장한 형상으로 한 예를 도 42a 및 도 42b에 나타낸다.
본 실시예에 있어서도, 제10실시예와 마찬가지로 제2기억노드 접촉공 및 제2비트선 접촉공의 형성이 용이해진다.
제12실시예
또, 도 43a 및 도 43b에 나타낸 바와 같이, 제2비트선 접촉공(24)을 제1비트선 접촉공(15)보다도 크게 개공하고, 비트선(25)이 제1비트선 접촉공(15)내에 매립된 다결정실리콘막(16)의 측면에 있어서도 접촉을 취할 수 있도록 함으로써, 접촉면적을 크게 하여 접촉저항의 저감을 도모하도록 해도 좋다.
본 실시예에 있어서는, 제1비트선 접촉공에 있어서 게이트전극보다도 충분히 높은 위치까지 다결정실리콘막(16)이 매립되어 있고, 제2비트선 접촉공(24)을 만들 때에 오버 에칭을 일으켜도 게이트전극과의 단락의 발생을 초래하는 일이 없기 때문에 신뢰성 좋은 메모리셀을 실현할 수 있는 것이다.
제13실시예
다음에는 본 발명의 제13실시예로서, 도 44a 내지 도 44d에 나타낸 바와 같이, 제1기억노드 접촉공 및 제1비트선 접촉공을 형성하고, 다결정실리콘막(16)을 접촉공내에 매립한 후, 에칭공정 등에 의해 손상을 받은 제1층간절연막(13)의 표면을 제거하며, 다시 새로운 절연막을 형성함으로써, 다결정실리콘막(16)끼리의 단락을 방지하고 내압의 향상을 도모하도록 한 방법에 대해 설명한다.
제1실시예와 완전히 마찬가지로 하여, 층간절연막(13)을 패터닝하여 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성하지만, 이때 포토리소그래피법을 이용하여 레지스트를 패터닝한 후, 등방성 에칭공정을 행하고, 더욱이 이방성 에칭을 행함으로써 위쪽 부분에만 넓은 접촉공을 형성한다. 그리고, 인이 고농도로 도우프된 다결정실리콘막(16)을 제1접촉공(14, 15)내에 매립하고, 이후 불화암모늄(NH4F)용액을 사용하여 층간절연막(13)의 표면을 에칭하여 다결정실리콘막(16)의 신장된 부분을 노출시키며, 열처리를 행하여 이 다결정실리콘막(16)의 신장된 부분의 측벽에도 산화실리콘막(17)을 형성한 후, CVD법에 의해 막두께 500Å의 산화실리콘막(18)을 퇴적한다[도 45a 내지 도 45c 참조].
이후의 공정은 제1실시예와 완전히 마찬가지로 형성한다. 이 제조방법에 의하면, 손상을 받은 층간절연막(13)의 표면을 일단 제거하고, 그후 막(13)의 표면은 새로운 산화실리콘막(18)으로 덮여지며, 또 다결정실리콘막(16)의 신장된 부분의 측벽에도 산화실리콘막(17)이 형성되어 있기 때문에, 한층 메모리셀의 내압이 향상된다.
제14실시예
이상의 실시예에서는 기억노드 접촉공 및 비트선 접촉공을 동시에 형성할 때에, 층간절연막을 평탄화한 다음, 포토리소그래피법 및 반응성 이온에칭에 의해 접촉구멍을 개공하도록 했지만, 이 공정의 개량에 의해 보다 미세한 메모리셀을 실현하기 위한 예를 제14실시예로서 도 46 내지 도 53을 참조하면서 설명한다.
먼저, 게이트전극(6)의 형성 및 그 측면에 자기정합적으로 측벽절연막(8)을 남기는 공정까지는 상기한 제1실시예와 마찬가지로 행하고, 이후 열산화법에 의해 막두께 200Å의 산화실리콘막(9), 막두께 20㎚의 질화실리콘막(10) 및 막두께 50㎚의 다결정실리콘막(11)을 퇴적하며, 더욱이 그 위에 인유리 등의 층간절연막(13)을 형성한다. 이때, 이 층간절연막(13)은 도 46a 내지 도 46c에 나타낸 바와 같이 열처리에 의해 평탄화해도 좋고, 어떠한 처리도 수행하지 않아도 좋다.
다음에는 도 47a 내지 도 47c에 나타낸 바와 같이, 포토리소그래피법 및 반응성 이온에칭에 의해 이 층간절연막(13)을 패터닝하여 막(13)의 패턴을 형성하고, 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성한다. 이때, 다결정실리콘막(11)의 에칭속도가 층간절연막(13)의 에칭속도보다 충분히 작아지도록 에칭조건을 선택함으로써, 다결정실리콘막(11)이 에칭 스톱퍼로서 작용하게 된다. 따라서, 기억노드 접촉공(14)과 게이트전극(6) 사이의 거리 또는 비트선 접촉공 (15)과 게이트전극(6) 사이의 거리가 매우 짧은 경우에도, 기억노드전극과 게이트전극(6) 사이 또는 비트선과 게이트전극(6) 사이에 단락이 발생할 우려는 없다.
이후, 도 48a 내지 도 48c에 나타낸 바와 같이, 등방성 건식에칭 또는 화학적 건식에칭(CDE)법에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)에 대응하는 부분의 다결정실리콘막(11)을 제거하여 밑바탕의 질화실리콘막(10)을 노출시킨다.
그리고, 도 49a 내지 도 49c에 나타낸 바와 같이, 적어도 기억노드 접촉공의 측벽 및 비트선 접촉공의 측벽에 노출하는 다결정실리콘막(11)을 산화하여 산화실리콘막(12)으로 한다. 여기에서, 다결정실리콘막(11) 전체를 산화실리콘막(12)으로 되도록 해도 좋다. 이와 같이, 잔류하는 다결정실리콘막중 적어도 접촉공의 측벽에 노출하는 부분을 산화함으로써, 잔류하는 다결정실리콘막(11)을 통한 기억노드전극 사이의 단락 혹은 기억노드전극과 비트선 사이의 단락 등의 문제를 방지할 수 있다.
이후, 도 50a 내지 도 50c에 나타낸 바와 같이, 이방성 에칭에 의해 기억노드 접촉공(14) 및 비트선 접촉공(15)의 질화실리콘막(10) 및 그 아래의 얇은 산화실리콘막(9)을 제거함으로써 실리콘기판의 표면을 노출시킨다. 이때, 게이트전극의 측벽 및 상부는 두꺼운 절연막으로 덮여 있기 때문에, 에칭이 게이트전극에 도달할 우려는 없다.
이와 같이 해서 기억노드 접촉공(14) 및 비트선 접촉공(15)을 형성한 후에는, 전술한 공정과 마찬가지로 하여 도 51a 내지 도 51c에 나타낸 바와 같이 다결정실리콘막 퇴적후 에치백(etch-back)에 의해 접촉공 부분내에 매립하거나, 또는 단결정실리콘막 혹은 다결정실리콘막을 선택적으로 성장시킨다.
이후, 도 52a 내지 도 52c에 나타낸 바와 같이, 불화암모늄(NH4F)용액을 사용하여 층간절연막(13) 및 산화실리콘막(12)을 에칭제거한다. 이때, 질화실리콘막 (10)이 에칭 스톱퍼로서 작용하기 때문에, 에칭시간을 길게 취하도록 해도 좋다. 또, 이때 에칭시간을 적어도 일부의 산화실리콘막만을 제거하도록 짧게 설정해도 좋다. 특히 산화실리콘막(12)은 열산화막이기 때문에, 막질이 양호하여 잔류하고 있어도 좋다.
더욱이, 도 53a 내지 도 53c에 나타낸 바와 같이, 필요하다면 열산화를 행하여 이 다결정실리콘막(16)의 상부 및 측벽에도 산화실리콘막(17)을 형성한 후, 그 위에 CVD법에 의해 막두께 500Å의 산화실리콘막(18)을 퇴적한다.
이후는 제1실시예와 완전히 마찬가지로 하여 도 54a 내지 도 54c에 나타낸 바와 같은 메모리셀을 완성한다.
이 제조방법에 의하면, 제1기억노드 및 비트선 접촉공의 형성시에 있어서, 에칭 스톱퍼로 되는 다결정실리콘막이 형성되어 있기 때문에, 게이트전극과의 정합어긋남을 고려하여 여유를 갖게 할 필요가 없어 소자의 미세화 및 신뢰성의 향상을 도모하는 것이 가능하게 된다.
그리고, 이 제조방법에 의하면, 손상을 받은 층간절연막(13)의 표면을 일단 제거하고, 새로운 산화실리콘막(18)으로 덮고 있으며, 또 다결정실리콘막(16)의 신장된 부분의 측벽에도 산화실리콘막(17)이 형성되어 있기 때문에, 매립층 사이의 거리가 더 감소해도, 내압을 양호하게 유지할 수 있다.
더욱이, 상기 실시예에 있어서는 적층형 메모리셀 구조를 갖는 DRAM에 대해 설명했지만, 본 발명의 제조방법은 적층형 메모리셀 구조를 갖는 DRAM에 한정되지 않고, 종횡비(aspect ratio)가 높은 접촉공을 형성하는 공정을 포함하는 다른 장치의 형성시에도 유효한 방법이다.
이상 설명한 바와 같이 본 발명의 반도체기억장치에 의하면, 기억노드 접촉공 혹은 비트선 접촉공의 적어도 한쪽이, 게이트전극상에 제1층간절연막을 형성한 후에 제1접촉공을 형성하고, 접촉공에 게이트전극보다도 높은 위치까지 도전층을 매립하며, 더욱이 이 상층에 층간절연막을 형성하고, 그 층간절연막의 일부를 에칭하여 도전층을 노출시키도록 하며, 이 도전층에 대해 제2접촉공을 형성하고 있기 때문에, 미세화 및 신뢰성의 향상을 도모하는 것이 가능하게 된다.
또, 캐패시터를 비트선보다도 상층에 형성하도록 하면, 기억노드전극의 가공이 용이해지고, 캐패시터면적을 크게 할 수 있는 데다가, 플레이트전극을 셀어레이내에서 패터닝할 필요가 없기 때문에 신뢰성도 향상된다.
또, 매립층끼리의 단락의 원인인 손상을 받은 제1층간절연막의 적어도 표면을 제거하고, 양질의 제2층간절연막으로 바꿔 놓도록 하고 있기 때문에, 단락의 우려가 없어 신뢰성 높은 반도체기억장치를 얻는 것이 가능하게 된다.

Claims (16)

  1. 게이트전극과, 제1도전형 반도체기판의 표면에 형성된 제2도전형 불순물재료의 소오스·드레인영역으로 구성되는 MOSFET와,
    상기 MOSFET가 형성된 기판 표면을 덮는 절연막에 개구된 비트선 접촉공을 통하여 이 MOSFET의 소오스·드레인영역중 한쪽에 접속되는 비트선 및,
    상기 MOSFET가 형성된 영역상에 형성되는 기억노드전극과, 상기 절연막에 개구된 기억노드 접촉공을 통하여 상기 소오스·드레인영역중 다른쪽에 접속하도록 상기 기억노드전극상에 순차적으로 형성된 캐패시터 절연막 및 플레이트전극으로 구성되는 캐패시터를 구비하여 구성되고,
    상기 기억노드 접촉공과 상기 비트선 접촉공의 적어도 한쪽이, 상기 게이트전극상에 형성된 제1층간절연막에 개구된 제1접촉공과, 이 제1접촉공에 게이트전극보다 높은 위치까지 매립된 도전층에 접촉하도록 이 도전층의 상층에 형성된 제2층간절연막에 개구된 제2접촉공으로 구성되어 있으며,
    상기 캐패시터는, 상기 비트선보다 상층에 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 기억노드 접촉공에 매립된 상기 도전층은 소자분리영역까지 확장되고, 이 도전층에 접촉하기 위한 상기 제2접촉공은 상기 소자분리영역상에 있어서 개구되어 있는 것을 특징으로 하는 반도체기억장치.
  3. 제4항에 있어서, 상기 MOSFET를 통하여 동일 비트선 접촉공에 각각 접속되는 상기 2개의 기억노드 접촉공에 대응하는 상기 제2접촉공은, 상기 비트선에 대해 반대측 및 상기 비트선 접촉공에 대해 대칭되게 위치되어 있는 것을 특징으로 하는 반도체기억장치.
  4. 제1항에 있어서, 상기 비트선 접촉공에 매립된 상기 도전층은 소자분리영역까지 확장되고, 이 도전층에 접촉하기 위한 상기 제2접촉공은 상기 소자분리영역상에 있어서 개구되어 있는 것을 특징으로 하는 반도체기억장치.
  5. 제1항에 있어서, 상기 도전층은, 상기 제1접촉공의 깊이보다도 큰 두께를 갖도록 성장하여 이 제1접촉공의 상부에 있어서 확장되도록 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  6. 제1항에 있어서, 상기 제1접촉공은, 그 상부에 있어서 확장되도록 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  7. 제1항에 있어서, 상기 제2접촉공은 적어도 한 방향에서 상기 도전층보다 넓게 개구되어 있는 것을 특징으로 하는 반도체기억장치.
  8. 게이트전극과, 제1도전형 반도체기판의 표면에 형성된 제2도전형 불순물재료의 소오스·드레인영역으로 구성되는 MOSFET와,
    상기 MOSFET가 형성된 기판 표면을 덮는 절연막에 개구된 비트선 접촉공을 통하여 이 MOSFET의 소오스·드레인영역중 한쪽에 접속되는 비트선 및,
    상기 MOSFET가 형성된 영역상에 형성되는 기억노드전극과, 상기 절연막에 개구된 기억노드 접촉공을 통하여 상기 소오스·드레인영역중 다른쪽에 접속하도록 상기 기억노드전극상에 순차적으로 형성된 캐패시터 절연막 및 플레이트전극으로 구성되는 캐패시터를 구비하여 구성되고,
    상기 기억노드 접촉공과 상기 비트선 접촉공의 적어도 한쪽이, 상기 게이트전극상에 형성된 제1층간절연막에 개구된 제1접촉공과, 이 제1접촉공에 게이트전극보다 높은 위치까지 매립된 도전층에 접촉하도록 이 도전층의 상층에 형성된 제2층간절연막에 개구된 제2접촉공으로 구성되어 있으며,
    상기 기억노드 접촉공에 매립된 상기 도전층은 소자분리영역까지 확장되고, 이 도전층에 접촉하기 위한 상기 제2접촉공은 상기 소자분리영역상에 있어서 개구되어 있는 것을 특징으로 하는 반도체기억장치.
  9. 제36항에 있어서, 상기 MOSFET를 통하여 동일 비트선 접촉공에 각각 접속되는 상기 2개의 기억노드 접촉공에 대응하는 상기 제2접촉공은, 상기 비트선에 대해 반대측 및 상기 비트선 접촉공에 대해 대칭되게 위치되어 있는 것을 특징으로 하는 반도체기억장치.
  10. 제36항에 있어서, 상기 도전층은, 상기 제1접촉공의 깊이보다도 큰 두께를 갖도록 성장하여 이 제1접촉공의 상부에 있어서 확장되도록 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  11. 제36항에 있어서, 상기 제1접촉공은, 그 상부에 있어서 확장되도록 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  12. 제36항에 있어서, 상기 제2접촉공은 적어도 한 방향에서 상기 도전층보다 넓게 개구되어 있는 것을 특징으로 하는 반도체기억장치.
  13. 게이트전극과, 제1도전형 반도체기판의 표면에 형성된 제2도전형 불순물재료의 소오스·드레인영역으로 구성되는 MOSFET와,
    상기 MOSFET가 형성된 기판 표면을 덮는 절연막에 개구된 비트선 접촉공을 통하여 이 MOSFET의 소오스·드레인영역중 한쪽에 접속되는 비트선 및,
    상기 MOSFET가 형성된 영역상에 형성되는 기억노드전극과, 상기 절연막에 개구된 기억노드 접촉공을 통하여 상기 소오스·드레인영역중 다른쪽에 접속하도록 상기 기억노드전극상에 순차적으로 형성된 캐패시터 절연막 및 플레이트전극으로 구성되는 캐패시터를 구비하여 구성되고,
    상기 기억노드 접촉공과 상기 비트선 접촉공의 적어도 한쪽이, 상기 게이트전극상에 형성된 제1층간절연막에 개구된 제1접촉공과, 이 제1접촉공에 게이트전극보다 높은 위치까지 매립된 도전층에 접촉하도록 이 도전층의 상층에 형성된 제2층간절연막에 개구된 제2접촉공으로 구성되어 있으며,
    상기 비트선 접촉공에 매립된 상기 도전층은 소자분리영역까지 확장되고, 이 도전층에 접촉하기 위한 상기 제2접촉공은 상기 소자분리영역상에 있어서 개구되어 있는 것을 특징으로 하는 반도체기억장치.
  14. 제41항에 있어서, 상기 도전층은, 상기 제1접촉공의 깊이보다도 큰 두께를 갖도록 성장하여 이 제1접촉공의 상부에 있어서 확장되도록 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  15. 제41항에 있어서, 상기 제1접촉공은, 그 상부에 있어서 확장되도록 형성되어 있는 것을 특징으로 하는 반도체기억장치.
  16. 제41항에 있어서, 상기 제2접촉공은 적어도 한 방향에서 상기 도전층보다 넓게 개구되어 있는 것을 특징으로 하는 반도체기억장치.
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* Cited by examiner, † Cited by third party
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JPS59163822A (ja) * 1983-03-09 1984-09-14 Fujitsu Ltd 半導体装置の製造方法
JPS61218144A (ja) * 1985-03-25 1986-09-27 Hitachi Ltd 電極・配線構造
JPS6362370A (ja) * 1986-09-03 1988-03-18 Nec Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59163822A (ja) * 1983-03-09 1984-09-14 Fujitsu Ltd 半導体装置の製造方法
JPS61218144A (ja) * 1985-03-25 1986-09-27 Hitachi Ltd 電極・配線構造
JPS6362370A (ja) * 1986-09-03 1988-03-18 Nec Corp 半導体装置の製造方法

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