JPS61218144A - 電極・配線構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路装置等に用いて好適な信頼性の
高い電極・配線構造に関するものである。

〔背景技術〕

ＬＳＩ、ＶＬＳＩ等の半導体集積回路装置では素子間の
配線にＡｌやその外の金属が使用されており、各素子を
平面方向に相互接続するのみならず、層間絶縁膜會隔て
た上下（厚さ）方向にも接続を行なうようになっている
。特に、上下方向の接続には層間絶縁膜にコンタクトホ
ールを開設し、このコンタクトホールの底面に露呈され
た下側導体と、コンタクトホール内にその一部が埋込ま
れ丸上側導体（配線）とで電極を構成して接続を行なう
ようになっている。

ところで、近年のように装置の高集積化が進められてく
ると、素子の微細化に伴なって前述のコンタクトホール
の微細化も進められ、コンタクトホールの直径に対する
深さ寸法の割合（アスペクト比）が益々大きくなる。こ
のため、従来では単に配線用のＡｌをコンタクトホール
上に蒸着させるだけでコンタクトホール内へＡｌ　’！
−埋設して電極を形成できたものが、前記アスペクト比
の増大に伴なってＡｌのホール内への充填性が悪くなり
、最近の１μｍｏのコンタクトホールでは殆んど不可能
になる。したがって、下側導体と上側のＡｌ！配線との
接触抵抗が増大し或いは接触不良が生じる等、電極ない
し配線の信頼性が低下される。

このような問題に対し、特開昭５８−５２８７２号公報
では、減圧ＣＶＤ法により形成できるポリシリコンを利
用して微細なコンタクトホール内を埋設する方法が提案
されている。しかしこの方法では、下側導体が半導体の
場合には、その導電型の極性（ｎ型、Ｐ型）に応じてポ
リシリコンの極性をｎ型若しくはＰ型に変換する必要が
あり、特にＣ−ＭＯＳのように下側導体にｎ型、Ｐ型が
混在する場合には製造プロセスが極めて複雑なものにな
る。

また、他の対策として日経マグロウヒル社発行「日経エ
レクトロニクス（別冊マイクロデバイセズ）Ｊ１９８０
年１月２３日号Ｐ１２０〜Ｐ１２２に記載のように金属
シリサイド膜をホール内に形成したものも提案されてい
るが、この金属シリサイド膜ではホール内を充填するの
に十分な膜厚を得ることは困鼎であり、前述の間亀ｔ−
解消するまでに到らない。

〔発明の目的〕

本発明の目的は微細コンタクトホール内へ導電材料を埋
設してホールのアスペクト比の低減を図９、これによシ
上側の配線のホールにおけるカバレジ性を改善して信頼
性の高い電極・配線構造を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、上側と下側の導体間に開設されるコンタクト
ホール内にＡｌと遷移金属の金属間化合物を埋設し、か
つこの金属間化合物を介して上、下の各導体を接続する
ことによシ、コンタクトホールのアスペクト比の低減を
図って上側導体のカバレジ性を改善し、かつ上、下の導
体に悪影響を与えることなくその信頼性を向上し、しか
も金属間化合物の埋設をセル７アラインによシ容易に形
成でキ、微細コンタクトホールへの適用が可能である。

また、金属間化合物はＡｌと金属シリサイドから形成し
、前述と同様に構成することもできる。

〔実施例〕

第１図は本発明ｔ−Ｄ−ＲＡＭ素子に適用した実施例で
ある。図示のように、このＤ−ＲＡＭ素子は、シリコン
基板１の主面にフィールド絶縁膜２およびゲート絶縁膜
３を形成し、その上にキャパシタ電極（第１を極）４と
、ゲート電極（第２を極）５ｔ−ポリシリコンで形成し
ている。また、シリコン基板１の主面にはゲート電極５
に対応して゛不純物Ｍ６．５ｉ形成し、ソース・ドレイ
ン領域として構成している。前記キャパシタ電極４およ
びゲート電極５には３１０．、ＰＳＧ等の層間絶縁膜７
ｔ−形成し、その上に第１　Ａｌ配ａＳｔパターン形成
する。更に、これｔ−ａうようにＰＳＧ膜。

Ｓｉ０、膜等の層間絶縁膜９を形成し、その上に第２Ａ
ｌ配線１０ｉ形成している。そして、前記不純物層６は
層間絶縁膜７に設けた接続電極１１を介して前記第１Ａ
ノ配線８に接続し、また第１Ａ／配ｍ８は層間絶縁膜９
に設けた接続電極１２を介して第２ｋｌ配線ｌＯに接続
している。

前記不純物層６と第１Ａｌ配線８を接続する電極１１は
、第２図■にその詳細と製造工程を示すように、層間絶
縁膜７に開設したコンタクトホール１３内に導電材料１
４ｉ埋設し、この導電材料１４を介して下側導体として
の不純物層６と、上側導体としての第１Ａノ配線８を接
続している。

前記導電材料１４はＡｌと金属シリサイドとの金属間化
合物からなシ、本例ではＡｌと白金シリサイド（Ｐｔ５
１ｍ　）との金属間化合物で構成している。

すなわち、第２１囚のように、不純物層６上に設けた層
間絶縁膜７に異方性ドライエツチングにより微細なコン
タクトホール１３を開設し、その上から全面にｐｔ膜１
５をスパッタ、蒸着等によ多形成する。そして、これを
４５０℃程度で加熱処理することによシ、Ｐｔ＠１５と
不純物層６の界面に金属シリサイド（ＰｔＳｉｔ　）層
１７が形成される。次いで、純金属（Ｐｔ）分のみをエ
ツチング除去すれば、同図■のようにＰｔＳｉｘ層１７
のみが残存される。

次に、同図０のように全面にＡｌ膜１８をスパッタ蒸着
郷により形成する。このとき、Ａｌ中には若干のシリコ
ン（ＳＬ）を含有させておいてもよい。そして、これを
４５０℃で約１時間加熱処理することにより、Ａｌと金
属シリサイドとの接触部分に金属間化合物１９が形成さ
れ、接していない部分は未反応のまま残される。その上
で、例えばシん酸系のウェットエツチングによシ未反応
Ａノｍｔ−除去すれば、同図（ト）のようにコンタクト
ホール１３内に金属間化合物１９が前記導電材料１４と
して残存される。

したがって、この金属間化合物１９がホール１３内に埋
設されたことにより、ホール１３の実質的な深さが低減
されアスペクト比が低減される。この状態で第１Ａｌ配
線８を形成すれば、同図■のようにカバレジ性に優れた
良好な接続構造を得ることができる。

一方、前記第１．第２ＡＡ！配線８，１０を接続するｔ
＆１２は、第３図０に示すように、層間絶縁膜９に開設
したコンタクトホール２０内に導電材料２１ｔ−埋設し
、この導電材料２１を介して下側導体としての第１　Ａ
ｌ配＄８と、上側導体としての第２Ａｌ配線１０とを接
続している。前記導電材料２１はＡｌと金属、本例では
タンタル（Ｔａ）等の遷移金属、との反応によって生じ
た金属間化合物により構成している。

すなわち、第３１囚のように層間絶縁膜９に微細なコン
タクトホール（スルーホール）２（ｌ［５Ｂ設し、その
上に同図■のようにＴａｌ！Ａ２２をスパッタ蒸着によ
り形成する。そして、この状態で４５０℃程度の熱処理
を加えると、ＡｌとＴａ膜の接触している部位に、同図
のようにＴａＡＡ？ｓ等の金属間化合物２３が形成され
る。

次いで、ＣＦ、ガスによるドライエツチングによシ、未
反応Ｔａ膜を除去すれは、同図（Ｑのようにホール２０
内に導電材料２１としての金属間化合物２３が残される
。これにより、ホール１３のアスペクト比の低減が図れ
、この状態で第２Ａｌ配線１０を形成すれば、同図０の
ようにカバレジ性に優れた良好な接続構造を得ることが
できる。

したがって、以上の構成によれば、コンタクトホール１
３，２０内に夫々Ａｌと金属シリサイド又は金属との間
に形成される金属間化合物１９゜２３を埋設しているの
で、各ホール１３．２０の実質の７スベクト比を低減で
き、上側導体としての第１．第２のＡｌ配線８．１０の
カバレジ性を向上し、良好な接続を得ることができる。

また、ホール内で上、下の導体をこの金属間化合物１９
゜２３で接続しているので、ポリシリコンを使用するよ
うな導電型の極性を考慮する必要はなく、またシリコン
の吸い上げ等の不具合が生じることもない。更に、金属
間化合物１９．２３は夫々コンタクトホール１３，２０
内を埋設するのに十分な厚さに形成でき、かつセルファ
２インにより容易に形成することができる。

〔効果〕

（１）　　上側導体と下側導体とを接続するコンタクト
ホール内にＡｌと遷移金属との金属間化合物を埋設して
いるので、微細コンタクトホールの実質的なアスペクト
比を低減でき、上側導体形成時のカバレジ性を良好なも
のにして接続の信頼性を向上する。

（２）上下導体の一方がシリコン等の半導体のときには
、Ａｌと金属シリサイドとの金属間化合物を用いている
ので、これがシリコンの拡散を防止し、下側導体へのダ
メージ全防止できる。

（３）金属間化合物をセルファラインで形成しているの
で、微細コンタクトホール内への埋込みも極めて容易に
行なうことができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、Ａｌと共に金属間化合物を形成する金＾は、
Ｍｏ曾Ｗｅ　　Ｐｄｓ　　Ｐｔ　でありてもよく、また
金属シリサイドはＴａ、Ｍａｔ　　Ｗ＋　　Ｐｄの各シ
リサイドであってもよい。また、金属間化合物をホール
内に埋設する際の金属膜の形成方法、未反応膜のエツチ
ング方法等は種々の方法が採用できる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤ−ＲＡＭ素子に適
用した場合について説明したが、それに限定されるもの
ではなく、ＭＯ３型半導体装置、バイボー、７型半導体
装置、その他の電極構造、配線構造に適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、 第２図囚〜■は一部の製造工程の断面図、第３図（２）
〜■は他部の製造工程の断面図である。 １・・・シリコン基板、４・・・キャパシタ電極、５・
・・ゲート電極、６・・・不純物層（ソース・ドレイン
領域５．７・・・層間絶縁膜、８・・・第１Ａｌ配籾、
９・・・層間絶縁膜、１０・・・第２Ａｌ配線、１１．
１２・・・電極、１３・・・コンタクトホール、１７・
・・金属シリサイド層、１９・・・金属間化合物（導電
材料・・・１４）。 ２０・・・コンタクトホール、２２・・・金Ｎ＆（Ｔ轟
膜）。 ２３・・・金属間化合物（導電材料・・・２１）。

Claims (1)

1. 【特許請求の範囲】 １、層間絶縁膜によって絶縁された上側導体と下側導体
   とを前記層間絶縁膜に開設したコンタクトホールを通し
   て接続する構成であって、前記コンタクトホール内にＡ
   ｌと遷移金属との金属間化合物を埋設し、この金属間化
   合物を介して上、下側の各導体を接続したことを特徴と
   する電極・配線構造。 ２、遷移金属が金属シリサイドである特許請求の範囲第
   １項記載の電極・配線構造。 ３、遷移金属がＰｔ、Ｐｄ、Ｔａ、Ｍｏ、Ｗである特許
   請求の範囲第１項又は第２項記載の電極・配線構造。 ４、Ａｌは若干のＣｕやＳｉ等の少量添加元素を含有し
   たＡｌ合金からなる特許請求の範囲第１項ないし第３項
   のいずれかに記載の電極・配線構造。