JP2716977B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2716977B2 JP2716977B2 JP19242088A JP19242088A JP2716977B2 JP 2716977 B2 JP2716977 B2 JP 2716977B2 JP 19242088 A JP19242088 A JP 19242088A JP 19242088 A JP19242088 A JP 19242088A JP 2716977 B2 JP2716977 B2 JP 2716977B2
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- Japan
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- silicide
- layer
- film
- polysilicon
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造技術に関し、特に半導体
基板−配線間を電気的に接続するコンタクトホールの埋
込みに適用して効果のある技術に関するものである。
基板−配線間を電気的に接続するコンタクトホールの埋
込みに適用して効果のある技術に関するものである。
半導体装置の高集積化に伴い、半導体基板（以下、基
板という）と配線との間を電気的に接続するコンタクト
ホールや多層配線間を電気的に接続するスルーホールの
径が微細化し、また、そのアスペクト比も増大しつつあ
る。そのため、コンタクトホール（スルーホール）内に
被着されるAlなどの導電膜のステップカバレージや膜質
が低下し、配線の信頼性が低下するという深刻な問題が
生じている。
板という）と配線との間を電気的に接続するコンタクト
ホールや多層配線間を電気的に接続するスルーホールの
径が微細化し、また、そのアスペクト比も増大しつつあ
る。そのため、コンタクトホール（スルーホール）内に
被着されるAlなどの導電膜のステップカバレージや膜質
が低下し、配線の信頼性が低下するという深刻な問題が
生じている。
その対策として、コンタクトホールの断面形状をテー
パ状あるいは階段状に加工して導電膜のステップカバレ
ージを向上させる技術が実用化されているが、集積回路
の微細化とともに、テーパ状や階段状に加工するスペー
ス的な余裕すら少なくなってきた。
パ状あるいは階段状に加工して導電膜のステップカバレ
ージを向上させる技術が実用化されているが、集積回路
の微細化とともに、テーパ状や階段状に加工するスペー
ス的な余裕すら少なくなってきた。
そこで注目されているのが、選択CVD法によるタング
ステン（Ｗ）の埋込み技術ならびにバイアススパッタ法
によるAlの埋込み技術である。
ステン（Ｗ）の埋込み技術ならびにバイアススパッタ法
によるAlの埋込み技術である。
選択CVD法によるＷの埋込み技術については、例えば
株式会社プレスジャーナル社発行、「セミコンダクター
・ワールド,1988年３月号」P43〜P44に記載がある。
株式会社プレスジャーナル社発行、「セミコンダクター
・ワールド,1988年３月号」P43〜P44に記載がある。
また、バイアススパッタ法によるAlの埋込み技術につ
いては、同じく「セミコンダクター・ワールド,1988年
２月号」P77〜P83に記載がある。
いては、同じく「セミコンダクター・ワールド,1988年
２月号」P77〜P83に記載がある。
しかしながら、選択CVD法によるＷの埋込み技術は、
現在開発途上にある技術であり、基板へのＷの食い込み
の問題や下地との選択性の問題など、未だ解決されてい
ない問題を抱えている。
現在開発途上にある技術であり、基板へのＷの食い込み
の問題や下地との選択性の問題など、未だ解決されてい
ない問題を抱えている。
一方、バイアススパッタ法によるAlの埋込み技術は、
高アスペクト比のコンタクトホールに適用するには、埋
込み能力に限界があり、また、基板に負バイアスを印加
してアルゴン（Ar）をプラズマ化するため、埋込んだAl
膜中にArが取り込まれ易く、その結果、Al膜の抵抗値が
増大したり、膜質が劣化したりするなどの問題がある。
高アスペクト比のコンタクトホールに適用するには、埋
込み能力に限界があり、また、基板に負バイアスを印加
してアルゴン（Ar）をプラズマ化するため、埋込んだAl
膜中にArが取り込まれ易く、その結果、Al膜の抵抗値が
増大したり、膜質が劣化したりするなどの問題がある。
さらに、Arイオンによって基板に損傷が生じることも
バイアススパッタ法の欠点である。
バイアススパッタ法の欠点である。
このように、Ｗの選択CVD法やAlのバイアススパッタ
法には、未だ解決すべき課題が多く、４メガビット（Mb
it）MOS・ダイナミックRAM（DRAM）や16メガビットMOS
・DRAMのような、サブミクロンオーダーのコンタクトホ
ール径を有する超LSIの製造工程に適用するには、信頼
性の面で問題がある。
法には、未だ解決すべき課題が多く、４メガビット（Mb
it）MOS・ダイナミックRAM（DRAM）や16メガビットMOS
・DRAMのような、サブミクロンオーダーのコンタクトホ
ール径を有する超LSIの製造工程に適用するには、信頼
性の面で問題がある。
本発明は、上記した問題点に着目してなされたもので
あり、その目的は、信頼性の高いコンタクトホール埋込
み技術を提供することにある。
あり、その目的は、信頼性の高いコンタクトホール埋込
み技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。
明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、次の通りである。
要を簡単に説明すれば、次の通りである。
すなわち、CVD法を用いてコンタクトホールの底部お
よび側壁に、このコンタクトホールの径に対して充分薄
い膜厚のシリサイド層を形成した後、CVD法を用いてコ
ンタクトホールの内部をポリシリコンで埋込み、次い
で、シリサイドとポリシリコンとをエッチバックしてコ
ンタクトホールの開口部を平坦化した後、開口部に露出
したポリシリコンの表面を高融点金属またはそのシリサ
イドで被覆することによって、コンタクトホールの埋込
みを行う半導体装置の製造方法である。
よび側壁に、このコンタクトホールの径に対して充分薄
い膜厚のシリサイド層を形成した後、CVD法を用いてコ
ンタクトホールの内部をポリシリコンで埋込み、次い
で、シリサイドとポリシリコンとをエッチバックしてコ
ンタクトホールの開口部を平坦化した後、開口部に露出
したポリシリコンの表面を高融点金属またはそのシリサ
イドで被覆することによって、コンタクトホールの埋込
みを行う半導体装置の製造方法である。
CVD法によるシリサイド膜は、その膜厚がコンタクト
ホールの径に対して充分薄い場合には、コンタクトホー
ルの断面形状に忠実に被着される。
ホールの径に対して充分薄い場合には、コンタクトホー
ルの断面形状に忠実に被着される。
また、CVD法によるポリシリコンは、ステップカバレ
ージが非常に良好であるため、微小な径のコンタクトホ
ールであっても、その内部に完全に埋込まれる。
ージが非常に良好であるため、微小な径のコンタクトホ
ールであっても、その内部に完全に埋込まれる。
さらに、シリサイドとポリシリコンとをエッチバック
してコンタクトホールの開口部を平坦化した後、開口部
に露出したポリシリコンの表面を高融点金属またはその
シリサイドで被覆することにより、コンタクトホールの
導電性が確保される。
してコンタクトホールの開口部を平坦化した後、開口部
に露出したポリシリコンの表面を高融点金属またはその
シリサイドで被覆することにより、コンタクトホールの
導電性が確保される。
以上の工程により、信頼性の高いコンタクトホールの
埋込みが実現される。
埋込みが実現される。
第１図（ａ）〜（ｅ）は、本発明の一実施例である半
導体装置の製造方法を示す半導体基板の要部拡大断面
図、第２図は、本発明により得られる半導体基板の要部
断面図である。
導体装置の製造方法を示す半導体基板の要部拡大断面
図、第２図は、本発明により得られる半導体基板の要部
断面図である。
本実施例の半導体装置は、例えば４メガビットの大容
量を有するMOS・DRAMである。
量を有するMOS・DRAMである。
第２図に示すように、例えば10Ω・cmの抵抗値を有す
るｐ−形Si単結晶からなる基板１には、ｐ形不純物を拡
散した埋込みバリヤ層２が形成され、その上層には、ｎ
形不純物を拡散した低濃度拡散層３と高濃度拡散層４と
が形成されている。
るｐ−形Si単結晶からなる基板１には、ｐ形不純物を拡
散した埋込みバリヤ層２が形成され、その上層には、ｎ
形不純物を拡散した低濃度拡散層３と高濃度拡散層４と
が形成されている。
基板１の主面には、SiO2からなるフィールド絶縁膜５
が、LOCOS法（選択酸化法）によって形成され、このフ
ィールド絶縁膜５で囲まれた図示しないトランジスタ形
成領域には、MOS・FETを構成するゲート電極やソース・
ドレイン電極が形成されている。
が、LOCOS法（選択酸化法）によって形成され、このフ
ィールド絶縁膜５で囲まれた図示しないトランジスタ形
成領域には、MOS・FETを構成するゲート電極やソース・
ドレイン電極が形成されている。
フィールド絶縁膜５の上層には、SiO2からなる酸化膜
６が、CVD法あるいは熱酸化法によって形成され、さら
にその上層には、第一の層間絶縁膜７が形成されてい
る。この層間絶縁膜７は、例えばCVD法で被着したBPSG
（Boro Phospho Silicate Glass）をグラスフローして
平坦化したものである。
６が、CVD法あるいは熱酸化法によって形成され、さら
にその上層には、第一の層間絶縁膜７が形成されてい
る。この層間絶縁膜７は、例えばCVD法で被着したBPSG
（Boro Phospho Silicate Glass）をグラスフローして
平坦化したものである。
層間絶縁膜７の上層には、ビット線を構成する第一層
配線８がパターン形成され、コンタクトホール９を介し
て基板１の高濃度拡散層４と電気的に接続されている。
配線８がパターン形成され、コンタクトホール９を介し
て基板１の高濃度拡散層４と電気的に接続されている。
コンタクトホール９の内部の底部と側壁とには、WSix
やMoSixなどからなる薄いシリサイド層10aが形成され、
このシリサイド層10aで囲まれたコンタクトホール９の
中心部には、ポリシリコン（多結晶シリコン）11が埋込
まれている。また、このポリシリコン11の表面には、Pt
Sixなどからなる薄いシリサイド層10bが形成されてい
る。
やMoSixなどからなる薄いシリサイド層10aが形成され、
このシリサイド層10aで囲まれたコンタクトホール９の
中心部には、ポリシリコン（多結晶シリコン）11が埋込
まれている。また、このポリシリコン11の表面には、Pt
Sixなどからなる薄いシリサイド層10bが形成されてい
る。
すなわち、このコンタクトホール９は、ポリシリコン
11とシリサイド層10a,10bとで埋込まれ、非導電性材料
からなるポリシリコン11が導電性材料からなるシリサイ
ド層10a,10bで被覆された構造になっている。
11とシリサイド層10a,10bとで埋込まれ、非導電性材料
からなるポリシリコン11が導電性材料からなるシリサイ
ド層10a,10bで被覆された構造になっている。
第一層配線８は、TiNなどからなるバリヤメタル8aの
表面にAl層8bを積層した二層構造からなる。これは、Al
層8bとコンタクトホール９のシリサイド層10a,10bとが
直接接触すると、合金化反応が生じ、コンタクト抵抗が
増大するため、それを防止するための構成である。
表面にAl層8bを積層した二層構造からなる。これは、Al
層8bとコンタクトホール９のシリサイド層10a,10bとが
直接接触すると、合金化反応が生じ、コンタクト抵抗が
増大するため、それを防止するための構成である。
また、第一層配線８を二層化したことにより、併せて
その信頼性も向上する。さらに、第一層配線８のAl層8b
には、そのエレクトロマイグレーション耐性およびスト
レスマイグレーション耐性を向上させるため、CuやSiな
どの合金元素を添加したAl合金が使用されている。
その信頼性も向上する。さらに、第一層配線８のAl層8b
には、そのエレクトロマイグレーション耐性およびスト
レスマイグレーション耐性を向上させるため、CuやSiな
どの合金元素を添加したAl合金が使用されている。
第一層配線８の上層には、第二の層間絶縁膜12が形成
されている。この層間絶縁膜12は、例えばCVD法で被着
したSiO2の間にSOG（Spin On Glass）を挟んだ三層構造
からなる。
されている。この層間絶縁膜12は、例えばCVD法で被着
したSiO2の間にSOG（Spin On Glass）を挟んだ三層構造
からなる。
層間絶縁膜12の上層には、第一層配線８のAl層8bと同
じ組成のAl合金からなる第二層配線層13がパターン形成
され、図示しないスルーホールを介してトランジスタ形
成領域のワード線などと電気的に接続されている。
じ組成のAl合金からなる第二層配線層13がパターン形成
され、図示しないスルーホールを介してトランジスタ形
成領域のワード線などと電気的に接続されている。
第二層配線13の上層には、パッシベーション膜14が形
成されている。このパッシベーション膜14は、例えばCV
D法で被着したSiO2と、同じくCVD法で被着したSi3N4と
の二層構造からなる。
成されている。このパッシベーション膜14は、例えばCV
D法で被着したSiO2と、同じくCVD法で被着したSi3N4と
の二層構造からなる。
次に、第一層配線８と基板１の高濃度拡散層４とを接
続するコンタクトホール９の埋込み工程を第１図（ａ）
〜（ｅ）を用いて説明する。
続するコンタクトホール９の埋込み工程を第１図（ａ）
〜（ｅ）を用いて説明する。
まず、層間絶縁膜７の上にホトレジストパターン15を
形成し、反応性イオンエッチング（RIE）などの異方性
エッチングで、断面がほぼ垂直なコンタクトホール９を
形成する。このコンタクトホール９の径は、例えば約0.
8μｍである。
形成し、反応性イオンエッチング（RIE）などの異方性
エッチングで、断面がほぼ垂直なコンタクトホール９を
形成する。このコンタクトホール９の径は、例えば約0.
8μｍである。
次に、基板１の上方からリン（Ｐ）やヒ素（As）など
のｎ形不純物イオンを打ち込み、コンタクトホール９の
底部に露出した低濃度拡散層３の一部に高濃度拡散層４
を形成する（第１図（ａ））。
のｎ形不純物イオンを打ち込み、コンタクトホール９の
底部に露出した低濃度拡散層３の一部に高濃度拡散層４
を形成する（第１図（ａ））。
次に、ホトレジストパターン15を除去した後、CVD法
を用いて基板１の表面にシリサイド膜16を被着する。こ
こでは、WF6とSiH4の混合ガスによりタングステンシリ
サイド膜を被着するが、その他のシリサイド膜でも良
い。このシリサイド膜16の膜厚は、コンタクトホール９
の径に対して充分薄いものとする（例えば、300nm程
度）。このようにすると、コンタクトホール９の底部お
よび側壁には、コンタクトホール９の断面形状に忠実な
シリサイド層10aが形成される。
を用いて基板１の表面にシリサイド膜16を被着する。こ
こでは、WF6とSiH4の混合ガスによりタングステンシリ
サイド膜を被着するが、その他のシリサイド膜でも良
い。このシリサイド膜16の膜厚は、コンタクトホール９
の径に対して充分薄いものとする（例えば、300nm程
度）。このようにすると、コンタクトホール９の底部お
よび側壁には、コンタクトホール９の断面形状に忠実な
シリサイド層10aが形成される。
次に、基板１をアニールしてシリサイド膜16を低抵抗
化した後、CVD法を用いて基板１の表面にポリシリコン1
1を被着する。CVD法で被着したポリシリコン11は、ステ
ップカバレージが非常に良いため、ポリシリコン11の膜
厚を充分厚くすることにより、コンタクトホール９の内
部をこのポリシリコン11で完全に埋込むことができる
（第１図（ｂ））。
化した後、CVD法を用いて基板１の表面にポリシリコン1
1を被着する。CVD法で被着したポリシリコン11は、ステ
ップカバレージが非常に良いため、ポリシリコン11の膜
厚を充分厚くすることにより、コンタクトホール９の内
部をこのポリシリコン11で完全に埋込むことができる
（第１図（ｂ））。
次に、シリサイド膜16とポリシリコン11とをエッチバ
ックしてコンタクトホール９の開口部を平坦化する。こ
れにより、コンタクトホール９の開口部の周縁部には、
シリサイド層10aが露出し、中心部には、ポリシリコン1
1が露出する（第１図（ｃ））。なお、コンタクトホー
ル９の開口部を平坦化する場合、ポリシリコン11を被着
する前にあらかじめシリサイド膜16をエッチバックして
おき、その後被着したポリシリコン11をさらにエッチバ
ックしてもよい。
ックしてコンタクトホール９の開口部を平坦化する。こ
れにより、コンタクトホール９の開口部の周縁部には、
シリサイド層10aが露出し、中心部には、ポリシリコン1
1が露出する（第１図（ｃ））。なお、コンタクトホー
ル９の開口部を平坦化する場合、ポリシリコン11を被着
する前にあらかじめシリサイド膜16をエッチバックして
おき、その後被着したポリシリコン11をさらにエッチバ
ックしてもよい。
次に、スパッタ法を用いて基板１の表面にPt（プラチ
ナ）などの遷移金属からなる薄膜を被着し、例えば500
〜600℃でアニールを行うことにより、コンタクトホー
ル９の開口部に露出したポリシリコン11の表面をこの遷
移金属でシリサイド化する。その後、基板１の表面に被
着された遷移金属薄膜を王水などを用いて溶解除去する
ことにより、ポリシリコン11の表面にPtSixなどからな
る薄いシリサイド槽10bが形成される（第１図
（ｄ））。
ナ）などの遷移金属からなる薄膜を被着し、例えば500
〜600℃でアニールを行うことにより、コンタクトホー
ル９の開口部に露出したポリシリコン11の表面をこの遷
移金属でシリサイド化する。その後、基板１の表面に被
着された遷移金属薄膜を王水などを用いて溶解除去する
ことにより、ポリシリコン11の表面にPtSixなどからな
る薄いシリサイド槽10bが形成される（第１図
（ｄ））。
このようにしてコンタクトホール９を埋込んだ後、バ
リヤメタル8aとAl層8bを積層した二層構造の第一層配線
８をパターン形成することにより、基板１と第一層配線
８とをコンタクトホール10を介して電気的に接続するこ
とができる（第１図（ｅ））。
リヤメタル8aとAl層8bを積層した二層構造の第一層配線
８をパターン形成することにより、基板１と第一層配線
８とをコンタクトホール10を介して電気的に接続するこ
とができる（第１図（ｅ））。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。
例えば、前記実施例では、コンタクトホールの開口部
に露出したポリシリコンの表面にシリサイド層を形成し
たが、これに限定されるものではなく、例えばＷのよう
な高融点金属を選択CVD法などでポリシリコンの露出面
部に被着することによって、ポリシリコンの表面の導電
性を確保してもよい。なお、この場合には、第一層配線
を、必ずしもバリヤメタルとAl層との二層構造にしなく
ともよい。
に露出したポリシリコンの表面にシリサイド層を形成し
たが、これに限定されるものではなく、例えばＷのよう
な高融点金属を選択CVD法などでポリシリコンの露出面
部に被着することによって、ポリシリコンの表面の導電
性を確保してもよい。なお、この場合には、第一層配線
を、必ずしもバリヤメタルとAl層との二層構造にしなく
ともよい。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、基板上に被着された絶縁膜の所定箇所をエ
ッチングで開口してコンタクトホールを形成する工程
と、CVD法を用いて上記コンタクトホールの底部および
側壁に、このコンタクトホールの径に対して充分薄い膜
厚のシリサシド層を形成する工程と、CVD法を用いて上
記コンタクトホールの内部にポリシリコンを埋込む工程
と、上記コンタクトホールの開口部を平坦化する工程
と、上記コンタクトホールの開口部に露出した前記ポリ
シリコンの表面を高融点金属またはそのシリサイドで被
覆する工程とによって、コンタクトホールを埋込むこと
により、このコンタクトホールを介して電気的に接続さ
れる第一層配線と基板との接続信頼性を向上させること
ができる。
ッチングで開口してコンタクトホールを形成する工程
と、CVD法を用いて上記コンタクトホールの底部および
側壁に、このコンタクトホールの径に対して充分薄い膜
厚のシリサシド層を形成する工程と、CVD法を用いて上
記コンタクトホールの内部にポリシリコンを埋込む工程
と、上記コンタクトホールの開口部を平坦化する工程
と、上記コンタクトホールの開口部に露出した前記ポリ
シリコンの表面を高融点金属またはそのシリサイドで被
覆する工程とによって、コンタクトホールを埋込むこと
により、このコンタクトホールを介して電気的に接続さ
れる第一層配線と基板との接続信頼性を向上させること
ができる。
また、コンタクトホール上部にシリサイド層が設けら
れているため、コンタクトホールと第一層配線との合わ
せズレが発生した場合にも、コンタクトホール内に埋込
んだポリシリコンにダメージが加わらないという効果も
ある。
れているため、コンタクトホールと第一層配線との合わ
せズレが発生した場合にも、コンタクトホール内に埋込
んだポリシリコンにダメージが加わらないという効果も
ある。
【図面の簡単な説明】 第１図（ａ）〜（ｅ）は本発明の一実施例である半導体
装置の製造方法を示す半導体基板の要部拡大断面図、 第２図は本発明により得られる半導体基板の要部断面図
である。 １……半導体基板、２……埋込みバリヤ層、３……低濃
度拡散層、４……高濃度拡散層、５……フィールド絶縁
膜、６……酸化膜、7,12……層間絶縁膜、８……第一層
配線、8a……バリヤメタル、8b……Al層、９……コンタ
クトホール、10a,10b……シリサイド層、11……ポリシ
リコン、13……第二層配線、14……パッシベーション
膜、15……ホトレジストパターン、16……シリサイド
膜。
装置の製造方法を示す半導体基板の要部拡大断面図、 第２図は本発明により得られる半導体基板の要部断面図
である。 １……半導体基板、２……埋込みバリヤ層、３……低濃
度拡散層、４……高濃度拡散層、５……フィールド絶縁
膜、６……酸化膜、7,12……層間絶縁膜、８……第一層
配線、8a……バリヤメタル、8b……Al層、９……コンタ
クトホール、10a,10b……シリサイド層、11……ポリシ
リコン、13……第二層配線、14……パッシベーション
膜、15……ホトレジストパターン、16……シリサイド
膜。
Claims (2)
- 【請求項１】半導体領域上に被着された絶縁膜の所定箇
所をエッチングして、前記半導体領域に達するコンタク
トホールを形成する工程と、 CVD法を用いて前記半導体領域上にシリサイド膜を堆積
することにより、前記コンタクトホールの底部および側
壁にシリサイド層を形成する工程と、 CVD法を用いて前記コンタクトホールの内部にポリシリ
コン膜を埋め込む工程と、 前記シリサイド膜と前記ポリシリコン膜とをエッチバッ
クする工程と、 前記コンタクトホールの開口部に露出した前記ポリシリ
コン膜の表面を高融点金属またはそのシリサイドで被覆
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】前記コンタクトホールを通じて前記半導体
領域と電気的に接続される配線をバリアメタルとアルミ
ニウムの積層膜で形成することを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19242088A JP2716977B2 (ja) | 1988-08-01 | 1988-08-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19242088A JP2716977B2 (ja) | 1988-08-01 | 1988-08-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0240913A JPH0240913A (ja) | 1990-02-09 |
| JP2716977B2 true JP2716977B2 (ja) | 1998-02-18 |
Family
ID=16291021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19242088A Expired - Lifetime JP2716977B2 (ja) | 1988-08-01 | 1988-08-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716977B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434925A (ja) * | 1990-05-30 | 1992-02-05 | Nec Corp | 半導体装置およびその製造方法 |
| JP2001223268A (ja) * | 2000-02-07 | 2001-08-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-08-01 JP JP19242088A patent/JP2716977B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0240913A (ja) | 1990-02-09 |
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