JPH05304153A - 半導体装置 - Google Patents
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- JPH05304153A JPH05304153A JP4109422A JP10942292A JPH05304153A JP H05304153 A JPH05304153 A JP H05304153A JP 4109422 A JP4109422 A JP 4109422A JP 10942292 A JP10942292 A JP 10942292A JP H05304153 A JPH05304153 A JP H05304153A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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-
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- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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Abstract
(57)【要約】
【目的】 バイポ−ラ半導体装置およびバイＣＭＯＳ半
導体装置における、接続孔の埋め込み特性向上と、配線
材料の信頼度の向上とを同時に達成可能な技術を提供す
る。 【構成】 基体部に被着された絶縁膜を貫通して形成さ
れた接続孔上に導電膜を堆積して上下の導電膜の導通を
とる第１層目配線材料の少なくとも一層を、ＣＶＤ法に
より形成されるタングステン層とする。
導体装置における、接続孔の埋め込み特性向上と、配線
材料の信頼度の向上とを同時に達成可能な技術を提供す
る。 【構成】 基体部に被着された絶縁膜を貫通して形成さ
れた接続孔上に導電膜を堆積して上下の導電膜の導通を
とる第１層目配線材料の少なくとも一層を、ＣＶＤ法に
より形成されるタングステン層とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の導電膜積
層配線構造に関し、特に、バイポ−ラ半導体装置または
バイＣＭＯＳ半導体装置の第１層目配線形成過程等にお
ける、絶縁膜に形成された接続孔の導電性物質による埋
め込み技術に適用して有効な技術に関するものである。
層配線構造に関し、特に、バイポ−ラ半導体装置または
バイＣＭＯＳ半導体装置の第１層目配線形成過程等にお
ける、絶縁膜に形成された接続孔の導電性物質による埋
め込み技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置の第１層目配線の形成過程に
おいて、絶縁膜に形成されたコンタクトホール等の接続
孔部における接続孔の埋め込み特性向上技術すなわち、
導電膜の被着性向上等に関する技術としては、選択Ｗプ
ラグ技術、全面Ｗ−ＣＶＤ技術、Al溶融によるリフロー
技術、Alバイアススパッタ技術、接続孔のテーパー（ラ
ウンド）加工技術等が公知である。
おいて、絶縁膜に形成されたコンタクトホール等の接続
孔部における接続孔の埋め込み特性向上技術すなわち、
導電膜の被着性向上等に関する技術としては、選択Ｗプ
ラグ技術、全面Ｗ−ＣＶＤ技術、Al溶融によるリフロー
技術、Alバイアススパッタ技術、接続孔のテーパー（ラ
ウンド）加工技術等が公知である。
【０００３】また、バイポ−ラ半導体装置およびバイＣ
ＭＯＳ半導体装置の第１層目配線の形成過程において、
マイグレーション耐性等の配線材料の信頼度向上等に関
する技術としては、窒化チタン膜等とAl合金との積層膜
構造等が公知である。
ＭＯＳ半導体装置の第１層目配線の形成過程において、
マイグレーション耐性等の配線材料の信頼度向上等に関
する技術としては、窒化チタン膜等とAl合金との積層膜
構造等が公知である。
【０００４】
【発明が解決しようとする課題】しかしながら、バイポ
−ラ半導体装置およびバイＣＭＯＳ半導体装置の構造が
微細化するに伴い、上記バイポ−ラ半導体装置およびバ
イＣＭＯＳ半導体装置における従来技術の限界が明確に
なりつつある。
−ラ半導体装置およびバイＣＭＯＳ半導体装置の構造が
微細化するに伴い、上記バイポ−ラ半導体装置およびバ
イＣＭＯＳ半導体装置における従来技術の限界が明確に
なりつつある。
【０００５】従来、窒化チタン膜等とAl合金との積層膜
構造配線と接続孔のテーパー加工技術を用いることで、
接続孔の埋め込み特性向上および配線材料の信頼度向上
という目的を容易に達成することができたのに対し、微
細化に伴い、まずテーパー加工が困難になる。したがっ
て、接続孔の埋め込み特性向上技術および配線材料の信
頼度の向上技術として他の方法を採用することの検討が
必要となる。
構造配線と接続孔のテーパー加工技術を用いることで、
接続孔の埋め込み特性向上および配線材料の信頼度向上
という目的を容易に達成することができたのに対し、微
細化に伴い、まずテーパー加工が困難になる。したがっ
て、接続孔の埋め込み特性向上技術および配線材料の信
頼度の向上技術として他の方法を採用することの検討が
必要となる。
【０００６】しかし、上記した従来技術における選択Ｗ
プラグ技術は選択性や埋め込み量のＱＣ技術等周辺技術
も含めて、量産技術としては未確立である。また、Ｗは
抵抗が大であり、ＣＲ時定数が大となり信号遅延が生じ
るため、ＭＯＳ半導体装置には使用できるが、バイポ−
ラ半導体装置およびバイＣＭＯＳ半導体装置には適用で
きないとされてきた。更に、Al溶融によるリフロー技
術、Alバイアススパッタ技術等は、接続孔の埋め込み特
性並びに配線材料の信頼度向上の点で飛躍的な進歩は望
めない。
プラグ技術は選択性や埋め込み量のＱＣ技術等周辺技術
も含めて、量産技術としては未確立である。また、Ｗは
抵抗が大であり、ＣＲ時定数が大となり信号遅延が生じ
るため、ＭＯＳ半導体装置には使用できるが、バイポ−
ラ半導体装置およびバイＣＭＯＳ半導体装置には適用で
きないとされてきた。更に、Al溶融によるリフロー技
術、Alバイアススパッタ技術等は、接続孔の埋め込み特
性並びに配線材料の信頼度向上の点で飛躍的な進歩は望
めない。
【０００７】そこで、本発明は、バイポ−ラ半導体装置
およびバイＣＭＯＳ半導体装置における、接続孔の埋め
込み特性向上と配線材料の信頼度の向上とを同時に達成
可能な技術を提供することを目的とするものである。
およびバイＣＭＯＳ半導体装置における、接続孔の埋め
込み特性向上と配線材料の信頼度の向上とを同時に達成
可能な技術を提供することを目的とするものである。
【０００８】本発明の前記ならびに他の目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
徴は、本明細書の記述および添付図面から明らかになる
であろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１０】すなわち、バイポ−ラ半導体装置またはバ
イＣＭＯＳ半導体装置において、基体部に被着された絶
縁膜を貫通して形成された接続孔上に導電膜を堆積して
上下の導電膜の導通をとる第１層目配線材料の少なくと
も一層を、ＣＶＤ法により形成されるタングステン層と
するものである。
イＣＭＯＳ半導体装置において、基体部に被着された絶
縁膜を貫通して形成された接続孔上に導電膜を堆積して
上下の導電膜の導通をとる第１層目配線材料の少なくと
も一層を、ＣＶＤ法により形成されるタングステン層と
するものである。
【００１１】
【作用】上記した手段によれば、ＣＶＤ法による高カバ
レッジ層により、接続孔の埋め込み特性向上が達成でき
るとともに、タングステンを使用することにより、耐エ
レクトロマイグレーション性が向上し、配線中の電流密
度を大きくすることが可能となり、半導体装置の高集積
化・高速化が図れる。
レッジ層により、接続孔の埋め込み特性向上が達成でき
るとともに、タングステンを使用することにより、耐エ
レクトロマイグレーション性が向上し、配線中の電流密
度を大きくすることが可能となり、半導体装置の高集積
化・高速化が図れる。
【００１２】以下、本願発明の構成について、実施例と
共に説明する。
共に説明する。
【００１３】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１４】
〔実施例１〕本発明の実施例１を、図１を用いて説明す
る。図１は、バイポ−ラ半導体装置またはバイＣＭＯＳ
半導体装置の第１層目配線層が被着された状態における
バイポ−ラ部分の部分断面図である。
る。図１は、バイポ−ラ半導体装置またはバイＣＭＯＳ
半導体装置の第１層目配線層が被着された状態における
バイポ−ラ部分の部分断面図である。
【００１５】図１において、１は半導体基板、２はＮＢ
Ｌ層、３はコレクタ部の高濃度拡散層、４はエミッタポ
リシリコン、５はベース引き出しポリシリコン、６はパ
ッシベーション膜として機能する酸化シリコン膜であ
り、この酸化シリコン膜６は、最終半導体領域形成工程
の終了した半導体ウエハ上に形成される。
Ｌ層、３はコレクタ部の高濃度拡散層、４はエミッタポ
リシリコン、５はベース引き出しポリシリコン、６はパ
ッシベーション膜として機能する酸化シリコン膜であ
り、この酸化シリコン膜６は、最終半導体領域形成工程
の終了した半導体ウエハ上に形成される。
【００１６】この酸化シリコン膜６上の一部分に第１層
の積層膜配線層７〜１２がパターンカットされて形成さ
れている。符号７、８のものは、エミッタ引き出し配
線、９、１０のものは、ベース引き出し配線、１１、１
２のものは、コレクタ引き出し配線である。
の積層膜配線層７〜１２がパターンカットされて形成さ
れている。符号７、８のものは、エミッタ引き出し配
線、９、１０のものは、ベース引き出し配線、１１、１
２のものは、コレクタ引き出し配線である。
【００１７】積層膜配線層は本例では、２層の導電膜に
より形成される。下層に形成される符号７，９、１１の
ものは、スパッタリング法により形成されたタングステ
ン膜であり、上層に形成される符号８、１０、１２のも
のは、ＣＶＤ（気相成長）法により形成されたタングス
テン膜である。それぞれの膜厚は、半導体装置により異
なるが、概ね、符号７、９、１１のものが２０〜２００
nm、符号８、１０、１２のものが１００〜５００nmに形
成される。
より形成される。下層に形成される符号７，９、１１の
ものは、スパッタリング法により形成されたタングステ
ン膜であり、上層に形成される符号８、１０、１２のも
のは、ＣＶＤ（気相成長）法により形成されたタングス
テン膜である。それぞれの膜厚は、半導体装置により異
なるが、概ね、符号７、９、１１のものが２０〜２００
nm、符号８、１０、１２のものが１００〜５００nmに形
成される。
【００１８】本例においては、タングステン膜８、１
０、１２は第１層目配線のみに使用されるのである。こ
の第１層目配線は、半導体領域からチャネルあるいはシ
ャント迄の中継といったセル内配線のように、局所的な
配線を形成するものである。したがって、タングステン
が配線材料として前述のように抵抗大のものであって
も、バイポ−ラ半導体装置またはバイＣＭＯＳ半導体装
置全体の配線の抵抗を大きくすることはなく、ＣＲ時定
数は小さく保て、信号遅延を生じないものである。
０、１２は第１層目配線のみに使用されるのである。こ
の第１層目配線は、半導体領域からチャネルあるいはシ
ャント迄の中継といったセル内配線のように、局所的な
配線を形成するものである。したがって、タングステン
が配線材料として前述のように抵抗大のものであって
も、バイポ−ラ半導体装置またはバイＣＭＯＳ半導体装
置全体の配線の抵抗を大きくすることはなく、ＣＲ時定
数は小さく保て、信号遅延を生じないものである。
【００１９】以上の実施例１によれば、次の効果が得ら
れることとなる。
れることとなる。
【００２０】第１に、ＣＶＤ法により形成した高カバレ
ッジ層により、接続孔の埋め込み特性すなわち被着性の
向上が可能となる。
ッジ層により、接続孔の埋め込み特性すなわち被着性の
向上が可能となる。
【００２１】第２に、タングステン膜を用いることで、
平坦部配線の、エレクトロマイグレーション耐性が向上
し、高信頼度を図ることができる。
平坦部配線の、エレクトロマイグレーション耐性が向上
し、高信頼度を図ることができる。
【００２２】第３に、スパッタリング法によるタングス
テン膜という接着層の存在により、下の導電層との界面
特性が安定するとともに、ＣＶＤ法による高カバレッジ
層の接着性を確保することが可能となる。
テン膜という接着層の存在により、下の導電層との界面
特性が安定するとともに、ＣＶＤ法による高カバレッジ
層の接着性を確保することが可能となる。
【００２３】第４に、タングステン膜は、ホトリソグラ
フィー時に、反射防止膜として機能するので、形状不良
等の発生に対するマージンが向上する。
フィー時に、反射防止膜として機能するので、形状不良
等の発生に対するマージンが向上する。
【００２４】第５に、タングステン膜は、アルミニウム
合金膜と比較して、スパッタリング効率が小さいので、
ドライエッチングによる上層スルーホール加工時に堆積
物の発生を抑制でき、歩留りが向上する。
合金膜と比較して、スパッタリング効率が小さいので、
ドライエッチングによる上層スルーホール加工時に堆積
物の発生を抑制でき、歩留りが向上する。
【００２５】第６に、上記積層膜はいずれも既存の技術
・設備を用いれば足り、新規の製造技術・装置を導入す
ることなく、製品の信頼度向上および歩留りの向上を図
ることができる。
・設備を用いれば足り、新規の製造技術・装置を導入す
ることなく、製品の信頼度向上および歩留りの向上を図
ることができる。
【００２６】〔実施例２〕本発明の実施例２を図２を用
いて説明する。
いて説明する。
【００２７】図２において、図１の実施例１の断面図と
異なる点を説明すると、本例では第１層の積層膜配線層
７〜１２の下層にもう１層の導電膜７ａ、９ａ、１１ａ
が形成され、３層の導電膜により構成される。
異なる点を説明すると、本例では第１層の積層膜配線層
７〜１２の下層にもう１層の導電膜７ａ、９ａ、１１ａ
が形成され、３層の導電膜により構成される。
【００２８】積層膜配線層の内、下層の符号７ａ、９
ａ、１１ａのものは、スパッタリング法とアニールによ
り形成された珪化プラチナ膜であり、中間層の符号７、
９、１１のものはスパッタリング法により形成されたタ
ングステン膜であり、上層の符号８、１０、１２のもの
はＣＶＤ法により形成されたタングステン膜である。そ
れぞれの膜厚は、半導体装置により異なるが、概ね符号
７ａ、９ａ、１１ａのものが２０〜１００nm、符号７、
９、１１のものが２０〜２００nm、符号８、１０、１２
のものが１００〜５００nmに形成される。
ａ、１１ａのものは、スパッタリング法とアニールによ
り形成された珪化プラチナ膜であり、中間層の符号７、
９、１１のものはスパッタリング法により形成されたタ
ングステン膜であり、上層の符号８、１０、１２のもの
はＣＶＤ法により形成されたタングステン膜である。そ
れぞれの膜厚は、半導体装置により異なるが、概ね符号
７ａ、９ａ、１１ａのものが２０〜１００nm、符号７、
９、１１のものが２０〜２００nm、符号８、１０、１２
のものが１００〜５００nmに形成される。
【００２９】なお、符号７ａ、９ａ、１１ａのスパッタ
リング法とアニールにより形成された珪化プラチナ膜
を、スパッタリング法とアニールにより形成された珪化
チタン膜とし、符号７、９、１１のスパッタリング法に
よるタングステン膜を、スパッタリング法により形成さ
れた窒化チタン膜としてもよい。
リング法とアニールにより形成された珪化プラチナ膜
を、スパッタリング法とアニールにより形成された珪化
チタン膜とし、符号７、９、１１のスパッタリング法に
よるタングステン膜を、スパッタリング法により形成さ
れた窒化チタン膜としてもよい。
【００３０】本例のその他の点は、実施例１に同じであ
り、本例の奏する効果も実施例１と同様の効果を奏する
ので、前記実施例１に関する記載を参照されたい。
り、本例の奏する効果も実施例１と同様の効果を奏する
ので、前記実施例１に関する記載を参照されたい。
【００３１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は、上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は、上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３２】例えば、ＣＶＤ法によるタングステン膜
８、１０、１２をエッチバックして、接続孔内部に残す
ことも可能である。
８、１０、１２をエッチバックして、接続孔内部に残す
ことも可能である。
【００３３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３４】すなわち、ＣＶＤ法により形成したタング
ステン膜により、接続孔を埋め込むことあるいは被着性
の向上が可能となり、接続孔を高信頼度で形成できる。
さらに、タングステン膜を用いることで、平坦部配線
の、エレクトロマイグレーション耐性の向上による高信
頼度を図ることができる。
ステン膜により、接続孔を埋め込むことあるいは被着性
の向上が可能となり、接続孔を高信頼度で形成できる。
さらに、タングステン膜を用いることで、平坦部配線
の、エレクトロマイグレーション耐性の向上による高信
頼度を図ることができる。
【図１】 本発明の実施例１の断面図。
【図２】 本発明の実施例２の断面図。
１…基板、２…ＮＢＬ層、３…高濃度拡散層、４…エミ
ッタポリシリコン、５…ベース引き出しポリシリコン、
６…酸化シリコン膜、７、９、１１…スパッタリング法
によるタングステン膜または窒化チタン膜、８、１０、
１２…ＣＶＤ法によるタングステン膜、７ａ、９ａ、１
１ａ…スパッタリング法とアニールによる珪化プラチナ
膜または珪化チタン膜。
ッタポリシリコン、５…ベース引き出しポリシリコン、
６…酸化シリコン膜、７、９、１１…スパッタリング法
によるタングステン膜または窒化チタン膜、８、１０、
１２…ＣＶＤ法によるタングステン膜、７ａ、９ａ、１
１ａ…スパッタリング法とアニールによる珪化プラチナ
膜または珪化チタン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (1)
- 【請求項１】 バイポ−ラ半導体装置またはバイＣＭＯ
Ｓ半導体装置において、基体部に被着された絶縁膜を貫
通して形成された接続孔上に導電膜を堆積して上下の導
電膜の導通をとる第１層目配線材料として、少なくとも
一層にＣＶＤ法により形成されるタングステンを用いる
ことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109422A JPH05304153A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
| US08/049,361 US5350948A (en) | 1992-04-28 | 1993-04-21 | Semiconductor device |
| KR1019930006757A KR930022523A (ko) | 1992-04-28 | 1993-04-22 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109422A JPH05304153A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304153A true JPH05304153A (ja) | 1993-11-16 |
Family
ID=14509844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109422A Pending JPH05304153A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5350948A (ja) |
| JP (1) | JPH05304153A (ja) |
| KR (1) | KR930022523A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412250A (en) * | 1993-09-24 | 1995-05-02 | Vlsi Technology, Inc. | Barrier enhancement at the salicide layer |
| US5738948A (en) * | 1994-09-29 | 1998-04-14 | Kabushiki Kaisha Toshiba | Electrode-wiring material and electrode-wiring substrate using the same |
| US5593905A (en) * | 1995-02-23 | 1997-01-14 | Texas Instruments Incorporated | Method of forming stacked barrier-diffusion source and etch stop for double polysilicon BJT with patterned base link |
| JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| US6114744A (en) * | 1997-03-14 | 2000-09-05 | Sanyo Electric Company | Semiconductor integration device and fabrication method of the same |
| FR2765398B1 (fr) * | 1997-06-25 | 1999-07-30 | Commissariat Energie Atomique | Structure a composant microelectronique en materiau semi-conducteur difficile a graver et a trous metallises |
| US7180159B2 (en) * | 2004-07-13 | 2007-02-20 | Texas Instruments Incorporated | Bipolar transistor having base over buried insulating and polycrystalline regions |
| KR102637849B1 (ko) * | 2017-11-28 | 2024-02-19 | 삼성디스플레이 주식회사 | 도전 패턴, 이를 포함하는 표시장치 및 도전 패턴의 제조 방법 |
| US11004685B2 (en) * | 2018-11-30 | 2021-05-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-layer structures and methods of forming |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4107726A (en) * | 1977-01-03 | 1978-08-15 | Raytheon Company | Multilayer interconnected structure for semiconductor integrated circuit |
| US4937657A (en) * | 1987-08-27 | 1990-06-26 | Signetics Corporation | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
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-
1992
- 1992-04-28 JP JP4109422A patent/JPH05304153A/ja active Pending
-
1993
- 1993-04-21 US US08/049,361 patent/US5350948A/en not_active Expired - Fee Related
- 1993-04-22 KR KR1019930006757A patent/KR930022523A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930022523A (ko) | 1993-11-24 |
| US5350948A (en) | 1994-09-27 |
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