JP2001223268A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
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-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】 （修正有）
【課題】 プラグ状コンタクトまたはプラグ状局所配線
とバリアメタルとの間のＴｉ／ポリシリコン界面での過
剰反応を抑制し、コンタクト抵抗を安定して低くするこ
とのできる半導体装置を提供する。 【解決手段】 プラグ状コンタクトとバリアメタル１３
との間にシリサイド膜としてＣｏＳｉ2膜１１を介在さ
せる。上記構成を採用することにより、接続部分とバリ
アメタルとが直接接していないので、接続部分がポリシ
リコンなどであっても、接続部分がバリアメタルとの間
で反応を起こすことがなく、また、このシリサイド層は
抵抗値が低いので、コンタクト抵抗を安定して低くする
ことができる。
とバリアメタルとの間のＴｉ／ポリシリコン界面での過
剰反応を抑制し、コンタクト抵抗を安定して低くするこ
とのできる半導体装置を提供する。 【解決手段】 プラグ状コンタクトとバリアメタル１３
との間にシリサイド膜としてＣｏＳｉ2膜１１を介在さ
せる。上記構成を採用することにより、接続部分とバリ
アメタルとが直接接していないので、接続部分がポリシ
リコンなどであっても、接続部分がバリアメタルとの間
で反応を起こすことがなく、また、このシリサイド層は
抵抗値が低いので、コンタクト抵抗を安定して低くする
ことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、プラグ状コンタ
クトホールまたはプラグ状局所配線を有する半導体メモ
リデバイス、半導体メモリ混載デバイスなどの半導体装
置に関するものである。なお、この場合における「プラ
グ状」とは、図１７（ａ）に示すように、層構造におい
て上下に離れた上側被接続部分と下側被接続部分とを電
気的に接続するために両部分の間を連通する孔または溝
の内部に導電体を埋め込んだ状態をいう。
クトホールまたはプラグ状局所配線を有する半導体メモ
リデバイス、半導体メモリ混載デバイスなどの半導体装
置に関するものである。なお、この場合における「プラ
グ状」とは、図１７（ａ）に示すように、層構造におい
て上下に離れた上側被接続部分と下側被接続部分とを電
気的に接続するために両部分の間を連通する孔または溝
の内部に導電体を埋め込んだ状態をいう。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）などの半導体装置は微細化を加速し、最先端
のＤＲＡＭでは、そのセル面積の縮小化に伴ない、メモ
リセル内においては、ビット線コンタクトとキャパシタ
コンタクトとのいずれについても高精度の重ね合わせ技
術を要求されるため、セルフアラインコンタクト（Self
-Aligned Contact：ＳＡＣ）を用いる必要が生じてい
る。
s Memory）などの半導体装置は微細化を加速し、最先端
のＤＲＡＭでは、そのセル面積の縮小化に伴ない、メモ
リセル内においては、ビット線コンタクトとキャパシタ
コンタクトとのいずれについても高精度の重ね合わせ技
術を要求されるため、セルフアラインコンタクト（Self
-Aligned Contact：ＳＡＣ）を用いる必要が生じてい
る。
【０００３】現在主流のＣＯＢ（Capacitor Over Bit-L
ine）構造においては、キャパシタコンタクトは、ゲー
ト電極とビット線との両方に対してセルフアライン（自
己整合的）でなければならない。しかし、キャパシタコ
ンタクトの深さは通常約１μｍであることから、ゲート
電極とビット線との両方に対して１回のＳＡＣエッチン
グで開口することは、エッチング技術的に困難である。
そこで、現在の最先端デバイスでは、まず、図７を参照
して、シリコン窒化膜であるストッパ層８を利用してＳ
ＡＣ開口する。図８を参照して、異方性エッチングによ
って開口部底部のソース／ドレイン領域２を覆っていた
ストッパ層８を除去し、下側被接続部分に連通する縦孔
を設ける。図９を参照して、この縦孔をポリシリコンで
埋めることによって、プラグ状コンタクト９を、いわゆ
る「持ち上げコンタクト」として形成する。次に径を小
さくしたビット線コンタクト１２またはキャパシタコン
タクト１６をプラグ状コンタクト９上に接続する形で形
成する。このようにして形成された構造の例を図１７、
図１８に示す。
ine）構造においては、キャパシタコンタクトは、ゲー
ト電極とビット線との両方に対してセルフアライン（自
己整合的）でなければならない。しかし、キャパシタコ
ンタクトの深さは通常約１μｍであることから、ゲート
電極とビット線との両方に対して１回のＳＡＣエッチン
グで開口することは、エッチング技術的に困難である。
そこで、現在の最先端デバイスでは、まず、図７を参照
して、シリコン窒化膜であるストッパ層８を利用してＳ
ＡＣ開口する。図８を参照して、異方性エッチングによ
って開口部底部のソース／ドレイン領域２を覆っていた
ストッパ層８を除去し、下側被接続部分に連通する縦孔
を設ける。図９を参照して、この縦孔をポリシリコンで
埋めることによって、プラグ状コンタクト９を、いわゆ
る「持ち上げコンタクト」として形成する。次に径を小
さくしたビット線コンタクト１２またはキャパシタコン
タクト１６をプラグ状コンタクト９上に接続する形で形
成する。このようにして形成された構造の例を図１７、
図１８に示す。
【０００４】図１７は、メモリセル部においてソース／
ドレイン領域２とビット線１４との接続を行なった例を
示す。ここで図の（ａ）は断面図であり、（ｂ）は上方
から見た位置関係を示す図である。以下、他の図につい
ても（ａ）、（ｂ）とあるものは同様である。図１７に
示す半導体装置は、シリコン基板５０上に形成された、
ゲート酸化膜３、ゲート電極側壁酸化膜５、ゲート電極
４、ＬＤＤスペーサ６、マスク酸化膜７、ストッパ層
８、プラグ状コンタクト９、層間絶縁膜１０ａ，１０ｂ
を含んでいる。シリコン基板５０は、素子分離領域１
と、ソース／ドレイン領域２とを備える。プラグ状コン
タクト９の上側にはバリアメタル１３を介してビット線
コンタクト１２が形成されている。ビット線コンタクト
１２は、バリアメタル１３を介して層間絶縁膜１０ｂの
上方に形成されたビット線１４から下方への電気的接続
を実現するために下に向けて延在するものである。
ドレイン領域２とビット線１４との接続を行なった例を
示す。ここで図の（ａ）は断面図であり、（ｂ）は上方
から見た位置関係を示す図である。以下、他の図につい
ても（ａ）、（ｂ）とあるものは同様である。図１７に
示す半導体装置は、シリコン基板５０上に形成された、
ゲート酸化膜３、ゲート電極側壁酸化膜５、ゲート電極
４、ＬＤＤスペーサ６、マスク酸化膜７、ストッパ層
８、プラグ状コンタクト９、層間絶縁膜１０ａ，１０ｂ
を含んでいる。シリコン基板５０は、素子分離領域１
と、ソース／ドレイン領域２とを備える。プラグ状コン
タクト９の上側にはバリアメタル１３を介してビット線
コンタクト１２が形成されている。ビット線コンタクト
１２は、バリアメタル１３を介して層間絶縁膜１０ｂの
上方に形成されたビット線１４から下方への電気的接続
を実現するために下に向けて延在するものである。
【０００５】図１８は、キャパシタ部においてソース／
ドレイン領域２とキャパシタ下部電極１８との接続を行
なった例を示す。図中、層間絶縁膜１０ａ以下の部分
は、図１７と同様であるが、上方においては、層間絶縁
膜１０ａの上側に層間絶縁膜１０ｃ、キャパシタ分離絶
縁膜２０が形成されている。層間絶縁膜１０ｃの上側に
はバリアメタル１３を介してキャパシタ下部電極１８が
形成されている。キャパシタ下部電極１８の上側にはキ
ャパシタ誘電膜２１を介してキャパシタ上部電極２２が
形成されている。
ドレイン領域２とキャパシタ下部電極１８との接続を行
なった例を示す。図中、層間絶縁膜１０ａ以下の部分
は、図１７と同様であるが、上方においては、層間絶縁
膜１０ａの上側に層間絶縁膜１０ｃ、キャパシタ分離絶
縁膜２０が形成されている。層間絶縁膜１０ｃの上側に
はバリアメタル１３を介してキャパシタ下部電極１８が
形成されている。キャパシタ下部電極１８の上側にはキ
ャパシタ誘電膜２１を介してキャパシタ上部電極２２が
形成されている。
【０００６】上述のようにコンタクト形成を多段階化す
ることで一度に開口する孔の深さを低減し、たとえ孔径
が小さく深いキャパシタコンタクト１６であっても形成
可能としている。
ることで一度に開口する孔の深さを低減し、たとえ孔径
が小さく深いキャパシタコンタクト１６であっても形成
可能としている。
【０００７】
【発明が解決しようとする課題】（プラグ状コンタク
ト）最先端のＤＲＡＭでは、図１７、図１９に示すビッ
ト線１４の抵抗値の低減が要求されていることから、ビ
ット線１４にＷなどの低抵抗材料が用いられるようにな
った。さらに、図１８に示すキャパシタ誘電膜２１とし
てＴａ2Ｏ5のような高誘電率膜を用いる場合、キャパシ
タ下部電極１８にも耐酸化性材料であるＷなどの金属材
料を用いることが考えられる。
ト）最先端のＤＲＡＭでは、図１７、図１９に示すビッ
ト線１４の抵抗値の低減が要求されていることから、ビ
ット線１４にＷなどの低抵抗材料が用いられるようにな
った。さらに、図１８に示すキャパシタ誘電膜２１とし
てＴａ2Ｏ5のような高誘電率膜を用いる場合、キャパシ
タ下部電極１８にも耐酸化性材料であるＷなどの金属材
料を用いることが考えられる。
【０００８】上述したプラグ状コンタクト９の材料は、
熱処理時におけるシリコンとの相性を考慮してポリシリ
コンであった。一方、バリアメタル１３は、シリコン基
板５０側をＴｉとする、ＴｉおよびＴｉＮの２層構造か
らなる。したがって、コンタクト部の膜構造は、上から
順にＷ／ＴｉＮ／Ｔｉ／ポリシリコンとなっていた。こ
の場合、ウエハプロセス中にＴｉ／ポリシリコン界面で
ＴｉＳｉ化反応が起こり、熱処理条件によっては、過剰
反応によりコンタクト抵抗の上昇が起こる。この構造で
は、安定した低コンタクト抵抗を得ることが困難である
という問題があった。
熱処理時におけるシリコンとの相性を考慮してポリシリ
コンであった。一方、バリアメタル１３は、シリコン基
板５０側をＴｉとする、ＴｉおよびＴｉＮの２層構造か
らなる。したがって、コンタクト部の膜構造は、上から
順にＷ／ＴｉＮ／Ｔｉ／ポリシリコンとなっていた。こ
の場合、ウエハプロセス中にＴｉ／ポリシリコン界面で
ＴｉＳｉ化反応が起こり、熱処理条件によっては、過剰
反応によりコンタクト抵抗の上昇が起こる。この構造で
は、安定した低コンタクト抵抗を得ることが困難である
という問題があった。
【０００９】そこで、本発明では、プラグ状コンタクト
を備えていても、Ｔｉ／ポリシリコン界面での過剰反応
を抑制し、コンタクト抵抗を安定して低くすることので
きる半導体装置を提供することを目的の一つとする。
を備えていても、Ｔｉ／ポリシリコン界面での過剰反応
を抑制し、コンタクト抵抗を安定して低くすることので
きる半導体装置を提供することを目的の一つとする。
【００１０】（プラグ状局所配線）上述したプラグ状コ
ンタクト９形成時に、同時に図２２に示すようなプラグ
状局所配線２４を形成することが可能である。「プラグ
状局所配線」とは、上側の被接続部分と下側の被接続部
分との間を連通する溝の内部を埋める導電体によってな
る局所配線である。プラグ状局所配線を設けることは、
ＤＲＡＭアレイ部など、通常の局所配線をレイアウトす
るためのスペースに余裕のない箇所において効果があ
る。しかし、従来、プラグ状局所配線は、材料がポリシ
リコンであることから、通常の局所配線に比べれば抵抗
値が高いという問題があった。
ンタクト９形成時に、同時に図２２に示すようなプラグ
状局所配線２４を形成することが可能である。「プラグ
状局所配線」とは、上側の被接続部分と下側の被接続部
分との間を連通する溝の内部を埋める導電体によってな
る局所配線である。プラグ状局所配線を設けることは、
ＤＲＡＭアレイ部など、通常の局所配線をレイアウトす
るためのスペースに余裕のない箇所において効果があ
る。しかし、従来、プラグ状局所配線は、材料がポリシ
リコンであることから、通常の局所配線に比べれば抵抗
値が高いという問題があった。
【００１１】そこで、本発明では、プラグ状局所配線で
あっても局所配線としての抵抗値を安定して低くできる
半導体装置を提供することをさらに目的の一つとする。
あっても局所配線としての抵抗値を安定して低くできる
半導体装置を提供することをさらに目的の一つとする。
【００１２】（ソース／ドレイン領域）ＤＲＡＭの周辺
回路部およびロジック回路部では、図２０に示すように
トランジスタのソース／ドレイン領域２にＣｏＳｉ2膜
１１を形成し、低抵抗化コンタクトを形成していた。し
かし、熱処理などの要因によってＣｏＳｉ2膜１１がソ
ース／ドレイン領域２で不均一に形成される場合があ
る。このような場合、接合リークが増加するという問題
があった。
回路部およびロジック回路部では、図２０に示すように
トランジスタのソース／ドレイン領域２にＣｏＳｉ2膜
１１を形成し、低抵抗化コンタクトを形成していた。し
かし、熱処理などの要因によってＣｏＳｉ2膜１１がソ
ース／ドレイン領域２で不均一に形成される場合があ
る。このような場合、接合リークが増加するという問題
があった。
【００１３】また，トランジスタとの境界部であるＬＤ
Ｄ（Lightly Doped Drain）スペーサ６の下方にＣｏＳ
ｉ2が異常拡散する場合があり、このような場合、トラ
ンジスタ特性が劣化するという問題があった。
Ｄ（Lightly Doped Drain）スペーサ６の下方にＣｏＳ
ｉ2が異常拡散する場合があり、このような場合、トラ
ンジスタ特性が劣化するという問題があった。
【００１４】そこで、本発明では、プラグ状局所配線を
備えていても抵抗値の低い半導体装置を提供することを
さらに目的の一つとする。
備えていても抵抗値の低い半導体装置を提供することを
さらに目的の一つとする。
【００１５】（ゲート電極コンタクト）図２１に示すよ
うなゲート電極コンタクト２８では、プロセス上の煩雑
さから図２０のようなＣｏＳｉ2膜１１を形成せず、ビ
ット線１４が、バリアメタル１３を介するのみで、ゲー
ト電極４に対して直接コンタクトしていた。そのため、
比較的コンタクト抵抗が高いという問題があった。
うなゲート電極コンタクト２８では、プロセス上の煩雑
さから図２０のようなＣｏＳｉ2膜１１を形成せず、ビ
ット線１４が、バリアメタル１３を介するのみで、ゲー
ト電極４に対して直接コンタクトしていた。そのため、
比較的コンタクト抵抗が高いという問題があった。
【００１６】そこで、本発明では、ゲート電極コンタク
トにおいても、安定した低コンタクト抵抗を実現できる
半導体装置を提供することをさらに目的の一つとする。
トにおいても、安定した低コンタクト抵抗を実現できる
半導体装置を提供することをさらに目的の一つとする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に基づく半導体装置では、上側の導体部分で
あって下面がバリアメタルによって覆われた上側被接続
部分と、下側の導体部分である下側被接続部分と、上記
バリアメタルおよび上記下側被接続部分の間を電気的に
接続するための接続部分とを備え、上記接続部分と上記
バリアメタルとの間に、上記接続部分の上面を覆うよう
にして抵抗率が１００μΩ・ｃｍ以下のシリサイドから
なる層が設けられている。
に、本発明に基づく半導体装置では、上側の導体部分で
あって下面がバリアメタルによって覆われた上側被接続
部分と、下側の導体部分である下側被接続部分と、上記
バリアメタルおよび上記下側被接続部分の間を電気的に
接続するための接続部分とを備え、上記接続部分と上記
バリアメタルとの間に、上記接続部分の上面を覆うよう
にして抵抗率が１００μΩ・ｃｍ以下のシリサイドから
なる層が設けられている。
【００１８】上記構成を採用することにより、接続部分
とバリアメタルとが直接接していないので、接続部分が
ポリシリコンなどであっても、接続部分がバリアメタル
との間で反応を起こすことがなく、また、このシリサイ
ド層は抵抗値が低いので、コンタクト抵抗を安定して低
くすることができる。
とバリアメタルとが直接接していないので、接続部分が
ポリシリコンなどであっても、接続部分がバリアメタル
との間で反応を起こすことがなく、また、このシリサイ
ド層は抵抗値が低いので、コンタクト抵抗を安定して低
くすることができる。
【００１９】上記発明において好ましくは、上記接続部
分は、上記上側被接続部分と上記下側被接続部分との間
を連通する孔の内部に埋め込んだ導電体を含む。この構
成を採用することにより、いわゆるプラグ状のコンタク
トを接続部分として使用する場合にもコンタクト抵抗を
安定して低くすることができる。
分は、上記上側被接続部分と上記下側被接続部分との間
を連通する孔の内部に埋め込んだ導電体を含む。この構
成を採用することにより、いわゆるプラグ状のコンタク
トを接続部分として使用する場合にもコンタクト抵抗を
安定して低くすることができる。
【００２０】上記発明において好ましくは、上記上側被
接続部分はビット線コンタクトを含む。この構成を採用
することにより、メモリセル内におけるビット線コンタ
クトとプラグ状コンタクトとの間のコンタクト抵抗を安
定して低くすることができる。
接続部分はビット線コンタクトを含む。この構成を採用
することにより、メモリセル内におけるビット線コンタ
クトとプラグ状コンタクトとの間のコンタクト抵抗を安
定して低くすることができる。
【００２１】上記発明において好ましくは、上記上側被
接続部分はキャパシタコンタクトを含む。この構成を採
用することにより、メモリセル内におけるキャパシタコ
ンタクトとプラグ状コンタクトとの間のコンタクト抵抗
を安定して低くすることができる。
接続部分はキャパシタコンタクトを含む。この構成を採
用することにより、メモリセル内におけるキャパシタコ
ンタクトとプラグ状コンタクトとの間のコンタクト抵抗
を安定して低くすることができる。
【００２２】上記発明において好ましくは、上記接続部
分の下端は、半導体基板に設けられたソースまたはドレ
イン領域に対して、シリサイド膜を介在せずに直接接続
されている。この構成を採用することにより、シリサイ
ド膜が不均一である場合に生じるソース／ドレイン領域
への接合リークは防止できる。
分の下端は、半導体基板に設けられたソースまたはドレ
イン領域に対して、シリサイド膜を介在せずに直接接続
されている。この構成を採用することにより、シリサイ
ド膜が不均一である場合に生じるソース／ドレイン領域
への接合リークは防止できる。
【００２３】上記発明において好ましくは、上記接続部
分の下端は、ゲート電極に対して、直接接続されてい
る。この構成を採用することにより、ゲート電極とバリ
アメタルとの間の過剰反応を防止することができる。
分の下端は、ゲート電極に対して、直接接続されてい
る。この構成を採用することにより、ゲート電極とバリ
アメタルとの間の過剰反応を防止することができる。
【００２４】上記発明において好ましくは、上記接続部
分は、上記上側被接続部分と上記下側被接続部分との間
を連通する溝の内部を満たす導電体によってなる局所配
線である。この構成を採用することにより、いわゆるプ
ラグ状局所配線を備えた半導体装置において、プラグ状
局所配線がポリシリコンなどであっても、プラグ状局所
配線がバリアメタルとの間で反応を起こすことがなく、
また、このシリサイド層は抵抗値が低いので、コンタク
ト抵抗を安定して低くすることができる。
分は、上記上側被接続部分と上記下側被接続部分との間
を連通する溝の内部を満たす導電体によってなる局所配
線である。この構成を採用することにより、いわゆるプ
ラグ状局所配線を備えた半導体装置において、プラグ状
局所配線がポリシリコンなどであっても、プラグ状局所
配線がバリアメタルとの間で反応を起こすことがなく、
また、このシリサイド層は抵抗値が低いので、コンタク
ト抵抗を安定して低くすることができる。
【００２５】上記発明において好ましくは、上記シリサ
イドは、ＣｏＳｉ2、ＴｉＳｉ2、ＮｉＳｉ2、ＰｄＳ
ｉ、ＺｒＳｉ、ＨｆＳｉ、ＰｔＳｉ、ＣｕＳｉ、ＡｕＳ
ｉおよびＡｇＳｉからなる群から選ばれたいずれかの材
料である。この構成を採用することにより、抵抗率の低
いシリサイドの層を形成することができ、コンタクト抵
抗を安定して低くすることができる。
イドは、ＣｏＳｉ2、ＴｉＳｉ2、ＮｉＳｉ2、ＰｄＳ
ｉ、ＺｒＳｉ、ＨｆＳｉ、ＰｔＳｉ、ＣｕＳｉ、ＡｕＳ
ｉおよびＡｇＳｉからなる群から選ばれたいずれかの材
料である。この構成を採用することにより、抵抗率の低
いシリサイドの層を形成することができ、コンタクト抵
抗を安定して低くすることができる。
【００２６】本発明に基づく半導体装置の製造方法で
は、上側接続部分と下側被接続部分とを電気的に接続す
るために、下側被接続部分に電気的に接続されたポリシ
リコンを含む接続部分の上面に、金属膜を形成する金属
膜形成工程と、上記金属膜と上記接続部分とに対して熱
処理を行なって、上記金属膜と上記接続部分との間でシ
リサイド反応を起こさせてシリサイド膜を形成するシリ
サイド化工程と、上記金属膜のうち上記シリサイド化工
程においてシリサイド化しなかった部分を除去する金属
膜除去工程と、上記シリサイド膜を覆うように層間絶縁
膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜に
上記シリサイド膜に連通する縦孔を設ける孔形成工程
と、上記縦孔内部および上記層間絶縁膜上側に導電体を
含む配線部分を形成する配線形成工程とを含む。
は、上側接続部分と下側被接続部分とを電気的に接続す
るために、下側被接続部分に電気的に接続されたポリシ
リコンを含む接続部分の上面に、金属膜を形成する金属
膜形成工程と、上記金属膜と上記接続部分とに対して熱
処理を行なって、上記金属膜と上記接続部分との間でシ
リサイド反応を起こさせてシリサイド膜を形成するシリ
サイド化工程と、上記金属膜のうち上記シリサイド化工
程においてシリサイド化しなかった部分を除去する金属
膜除去工程と、上記シリサイド膜を覆うように層間絶縁
膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜に
上記シリサイド膜に連通する縦孔を設ける孔形成工程
と、上記縦孔内部および上記層間絶縁膜上側に導電体を
含む配線部分を形成する配線形成工程とを含む。
【００２７】上記構成を採用することにより、接続部分
とバリアメタルとが直接接する代りに、シリサイド膜を
介在して接続するため、接続部分がバリアメタルとの間
で反応を起こすことがなく、また、このシリサイド層は
抵抗値が低いので、コンタクト抵抗が安定して低い半導
体装置を製造することができる。
とバリアメタルとが直接接する代りに、シリサイド膜を
介在して接続するため、接続部分がバリアメタルとの間
で反応を起こすことがなく、また、このシリサイド層は
抵抗値が低いので、コンタクト抵抗が安定して低い半導
体装置を製造することができる。
【００２８】上記発明において好ましくは、上記シリサ
イド膜は、ＣｏＳｉ2、ＴｉＳｉ2、ＮｉＳｉ2、ＰｄＳ
ｉ、ＺｒＳｉ、ＨｆＳｉ、ＰｔＳｉ、ＣｕＳｉ、ＡｕＳ
ｉおよびＡｇＳｉからなる群から選ばれたいずれかの材
料からなる。この構成を採用することにより、抵抗率の
低いシリサイドの層を形成することができ、コンタクト
抵抗を安定して低くすることができる。
イド膜は、ＣｏＳｉ2、ＴｉＳｉ2、ＮｉＳｉ2、ＰｄＳ
ｉ、ＺｒＳｉ、ＨｆＳｉ、ＰｔＳｉ、ＣｕＳｉ、ＡｕＳ
ｉおよびＡｇＳｉからなる群から選ばれたいずれかの材
料からなる。この構成を採用することにより、抵抗率の
低いシリサイドの層を形成することができ、コンタクト
抵抗を安定して低くすることができる。
【００２９】
【発明の実施の形態】（実施の形態１） （構造）従来は、図１７〜図１９に示すようにバリアメ
タル１３とプラグ状コンタクト９とが直接接していた。
これに対して、本実施の形態では、図１〜図３を参照し
て、プラグ状コンタクト９の上側にＣｏＳｉ2膜１１を
設ける。なお、図１〜図３のその他の部分の構造につい
ては、図１７〜図１９とそれぞれ同一または相当する部
分については同一の参照符号を付してある。
タル１３とプラグ状コンタクト９とが直接接していた。
これに対して、本実施の形態では、図１〜図３を参照し
て、プラグ状コンタクト９の上側にＣｏＳｉ2膜１１を
設ける。なお、図１〜図３のその他の部分の構造につい
ては、図１７〜図１９とそれぞれ同一または相当する部
分については同一の参照符号を付してある。
【００３０】図１は、メモリセル部において、ビット線
コンタクト１２を有するビット線１４を上側被接続部分
とし、下側被接続部分としてのトランジスタとの間をプ
ラグ状コンタクト９によって接続した例である。
コンタクト１２を有するビット線１４を上側被接続部分
とし、下側被接続部分としてのトランジスタとの間をプ
ラグ状コンタクト９によって接続した例である。
【００３１】図２は、キャパシタ部において、キャパシ
タコンタクト１６を有するキャパシタを上側被接続部分
とし、下側被接続部分としてのトランジスタとの間をプ
ラグ状コンタクト９によって接続した例である。
タコンタクト１６を有するキャパシタを上側被接続部分
とし、下側被接続部分としてのトランジスタとの間をプ
ラグ状コンタクト９によって接続した例である。
【００３２】図３は、周辺回路部およびロジック回路部
において、ビット線コンタクト１２を有するビット線１
４を上側被接続部分とし、下側被接続部分としてのソー
ス／ドレイン領域２との間をプラグ状コンタクト９によ
って接続した例である。
において、ビット線コンタクト１２を有するビット線１
４を上側被接続部分とし、下側被接続部分としてのソー
ス／ドレイン領域２との間をプラグ状コンタクト９によ
って接続した例である。
【００３３】（製造方法）図１〜図３に示した構造のう
ち、図１の構造を例にとり、その製造方法のうち、特に
ＣｏＳｉ2膜１１の形成の前後の工程について説明す
る。
ち、図１の構造を例にとり、その製造方法のうち、特に
ＣｏＳｉ2膜１１の形成の前後の工程について説明す
る。
【００３４】図９に示す、プラグ状コンタクト９を形成
する段階までは、従来の構造における製造工程と同じで
ある。図９に示す構造に対して、図１０を参照して、ス
パッタ法などの成膜方法により、上面にコバルト膜３１
を形成する。ここでは、シリサイド膜として、ＣｏＳｉ
2膜を形成しようとするのでコバルト膜であるが、他の
シリサイド膜を形成する場合は、適宜、他の金属膜を形
成すればよい。図１１を参照して、金属とシリコンとの
間でシリサイド反応を起こさせるために熱処理を行な
う。その結果、コバルト膜３１のうちプラグ状コンタク
ト９と接する部分ではＣｏＳｉ2膜１１が形成される。
図１２を参照して、ウェットエッチングにより、余分な
コバルト膜３１を除去する。図１３を参照して、層間絶
縁膜１０ａやＣｏＳｉ2膜１１の上側に層間絶縁膜１０
ｂを形成する。図１４を参照して、層間絶縁膜１０ｂに
ビット線コンタクト１２を形成するための縦孔を形成す
る。図１５を参照して、スパッタリング、ＣＶＤ（Chem
ical Vapor Deposition）法などにより、バリアメタル
１３を形成する。バリアメタル１３としては、Ｔｉ層を
まず形成し、次にＴｉＮ層を形成する。バリアメタル１
３は、図中では１層として表示しているが、正確にはＴ
ｉ層とＴｉＮ層の２層を合わせたものである。図１６を
参照して、スパッタリング、ＣＶＤ（Chemical Vapor D
eposition）法などにより、層間絶縁膜１０ｂ上側およ
び縦孔内部にビット線１４を形成する。以後は、従来の
方法と同じである。
する段階までは、従来の構造における製造工程と同じで
ある。図９に示す構造に対して、図１０を参照して、ス
パッタ法などの成膜方法により、上面にコバルト膜３１
を形成する。ここでは、シリサイド膜として、ＣｏＳｉ
2膜を形成しようとするのでコバルト膜であるが、他の
シリサイド膜を形成する場合は、適宜、他の金属膜を形
成すればよい。図１１を参照して、金属とシリコンとの
間でシリサイド反応を起こさせるために熱処理を行な
う。その結果、コバルト膜３１のうちプラグ状コンタク
ト９と接する部分ではＣｏＳｉ2膜１１が形成される。
図１２を参照して、ウェットエッチングにより、余分な
コバルト膜３１を除去する。図１３を参照して、層間絶
縁膜１０ａやＣｏＳｉ2膜１１の上側に層間絶縁膜１０
ｂを形成する。図１４を参照して、層間絶縁膜１０ｂに
ビット線コンタクト１２を形成するための縦孔を形成す
る。図１５を参照して、スパッタリング、ＣＶＤ（Chem
ical Vapor Deposition）法などにより、バリアメタル
１３を形成する。バリアメタル１３としては、Ｔｉ層を
まず形成し、次にＴｉＮ層を形成する。バリアメタル１
３は、図中では１層として表示しているが、正確にはＴ
ｉ層とＴｉＮ層の２層を合わせたものである。図１６を
参照して、スパッタリング、ＣＶＤ（Chemical Vapor D
eposition）法などにより、層間絶縁膜１０ｂ上側およ
び縦孔内部にビット線１４を形成する。以後は、従来の
方法と同じである。
【００３５】なお、図２、図３に示す構造についても、
ＣｏＳｉ2膜１１を形成する工程の前後については、同
様の工程を用いて製造することができる。
ＣｏＳｉ2膜１１を形成する工程の前後については、同
様の工程を用いて製造することができる。
【００３６】（作用・効果）このような構造にすること
で、ポリシリコンからなるプラグ状コンタクト９とＴｉ
／ＴｉＮからなるバリアメタル１３とが直接、接してい
ないため、Ｔｉとポリシリコンとの間の過剰反応を防止
することができる。また、ＣｏＳｉ2膜１１は、抵抗率
が数十μΩ・ｃｍと低いため、コンタクト抵抗を安定し
て低くすることができる。
で、ポリシリコンからなるプラグ状コンタクト９とＴｉ
／ＴｉＮからなるバリアメタル１３とが直接、接してい
ないため、Ｔｉとポリシリコンとの間の過剰反応を防止
することができる。また、ＣｏＳｉ2膜１１は、抵抗率
が数十μΩ・ｃｍと低いため、コンタクト抵抗を安定し
て低くすることができる。
【００３７】（実施の形態２）従来は、図２２に示すよ
うにバリアメタル１３とプラグ状コンタクト９とが直接
接していた。これに対して、本実施の形態では、図６を
参照して、プラグ状局所配線２４の上側にＣｏＳｉ2膜
２５を設ける。なお、図６のその他の部分の構造につい
ては、図２２とそれぞれ同一または相当する部分につい
ては同一の参照符号を付してある。
うにバリアメタル１３とプラグ状コンタクト９とが直接
接していた。これに対して、本実施の形態では、図６を
参照して、プラグ状局所配線２４の上側にＣｏＳｉ2膜
２５を設ける。なお、図６のその他の部分の構造につい
ては、図２２とそれぞれ同一または相当する部分につい
ては同一の参照符号を付してある。
【００３８】このような構造にすることで、ポリシリコ
ンからなるプラグ状局所配線２４とＴｉ／ＴｉＮからな
るバリアメタル１３とが直接接しないため、Ｔｉとポリ
シリコンとの間の過剰反応を防止することができる。ま
た、ＣｏＳｉ2膜２５は、抵抗率が数十μΩ・ｃｍと低
いため、局所配線としての抵抗値を安定して低くするこ
とができる。
ンからなるプラグ状局所配線２４とＴｉ／ＴｉＮからな
るバリアメタル１３とが直接接しないため、Ｔｉとポリ
シリコンとの間の過剰反応を防止することができる。ま
た、ＣｏＳｉ2膜２５は、抵抗率が数十μΩ・ｃｍと低
いため、局所配線としての抵抗値を安定して低くするこ
とができる。
【００３９】（実施の形態３）ビット線１４とソース／
ドレイン領域２とを接続する場合には、従来、図２０に
示すように、ＣｏＳｉ2膜１１がソース／ドレイン領域
２に直接形成されていた。これに対して、本実施の形態
では、図４を参照して、ソース／ドレイン領域２の上側
にプラグ状コンタクト９を設け、プラグ状コンタクト９
の下側ではなく上側にＣｏＳｉ2膜１１を設ける。な
お、図４のその他の部分の構造については、図２０とそ
れぞれ同一または相当する部分については同一の参照符
号を付してある。
ドレイン領域２とを接続する場合には、従来、図２０に
示すように、ＣｏＳｉ2膜１１がソース／ドレイン領域
２に直接形成されていた。これに対して、本実施の形態
では、図４を参照して、ソース／ドレイン領域２の上側
にプラグ状コンタクト９を設け、プラグ状コンタクト９
の下側ではなく上側にＣｏＳｉ2膜１１を設ける。な
お、図４のその他の部分の構造については、図２０とそ
れぞれ同一または相当する部分については同一の参照符
号を付してある。
【００４０】このような構造にすることで、ＣｏＳｉ2
膜１１は、ソース／ドレイン領域２に直接形成されるわ
けではなく、仮にＣｏＳｉ2膜１１が不均一に形成され
ていても、ソース／ドレイン領域２への接合リークは防
止できる。また、トランジスタとの境界部であるＬＤＤ
（Lightly Doped Drain）スペーサ６とＣｏＳｉ2膜１１
とを遠ざけることができるので、ＬＤＤ層６の下方にＣ
ｏＳｉ2が異常拡散することによって、トランジスタ特
性が劣化することを防止できる。
膜１１は、ソース／ドレイン領域２に直接形成されるわ
けではなく、仮にＣｏＳｉ2膜１１が不均一に形成され
ていても、ソース／ドレイン領域２への接合リークは防
止できる。また、トランジスタとの境界部であるＬＤＤ
（Lightly Doped Drain）スペーサ６とＣｏＳｉ2膜１１
とを遠ざけることができるので、ＬＤＤ層６の下方にＣ
ｏＳｉ2が異常拡散することによって、トランジスタ特
性が劣化することを防止できる。
【００４１】（実施の形態４）ビット線１４とゲート電
極４との間で接続を行ないたい場合、従来は、図２１を
参照して、ゲート電極４の上側にバリアメタル１３が直
接、接していた。これに対して、本実施の形態では、図
５を参照して、ゲート電極４の上側にプラグ状コンタク
ト９を設け、プラグ状コンタクト９の上側にＣｏＳｉ2
膜１１を設ける。なお、図４のその他の部分の構造につ
いては、図２０とそれぞれ同一または相当する部分につ
いては同一の参照符号を付してある。
極４との間で接続を行ないたい場合、従来は、図２１を
参照して、ゲート電極４の上側にバリアメタル１３が直
接、接していた。これに対して、本実施の形態では、図
５を参照して、ゲート電極４の上側にプラグ状コンタク
ト９を設け、プラグ状コンタクト９の上側にＣｏＳｉ2
膜１１を設ける。なお、図４のその他の部分の構造につ
いては、図２０とそれぞれ同一または相当する部分につ
いては同一の参照符号を付してある。
【００４２】このような構造にすることで、ゲート電極
４とＴｉ／ＴｉＮからなるバリアメタル１３とが直接接
しないため、Ｔｉとゲート電極４との間の過剰反応を防
止することができる。また、ＣｏＳｉ2膜１１は、抵抗
率が数十μΩ・ｃｍと低いため、コンタクト抵抗を安定
して低くすることができる。
４とＴｉ／ＴｉＮからなるバリアメタル１３とが直接接
しないため、Ｔｉとゲート電極４との間の過剰反応を防
止することができる。また、ＣｏＳｉ2膜１１は、抵抗
率が数十μΩ・ｃｍと低いため、コンタクト抵抗を安定
して低くすることができる。
【００４３】なお、上述の各実施の形態においては、Ｃ
ｏＳｉ2膜の代りに、他のシリサイド膜であっても、抵
抗率が１００μΩ・ｃｍ以下のものであれば、抵抗率が
従来のポリシリコンに比べて十分低いため効果がある。
中でも、ＣｏＳｉ2、ＴｉＳｉ2、ＮｉＳｉ2、ＰｄＳ
ｉ、ＺｒＳｉ、ＨｆＳｉ、ＰｔＳｉ、ＣｕＳｉ、ＡｕＳ
ｉおよびＡｇＳｉからなる群から選ばれたいずれかの材
料を用いることによって、低い抵抗値のシリサイド膜を
得ることができ、好ましい。
ｏＳｉ2膜の代りに、他のシリサイド膜であっても、抵
抗率が１００μΩ・ｃｍ以下のものであれば、抵抗率が
従来のポリシリコンに比べて十分低いため効果がある。
中でも、ＣｏＳｉ2、ＴｉＳｉ2、ＮｉＳｉ2、ＰｄＳ
ｉ、ＺｒＳｉ、ＨｆＳｉ、ＰｔＳｉ、ＣｕＳｉ、ＡｕＳ
ｉおよびＡｇＳｉからなる群から選ばれたいずれかの材
料を用いることによって、低い抵抗値のシリサイド膜を
得ることができ、好ましい。
【００４４】なお、今回開示した上記実施の形態はすべ
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。
【００４５】
【発明の効果】本発明によれば、接続部分としてのいわ
ゆるプラグ状コンタクトまたはプラグ状局所配線とバリ
アメタルとの間に一定のシリサイド膜を介在することと
したので、バリアメタルに含まれるＴｉなどとプラグ状
コンタクトなどを構成するポリシリコンとが過剰反応す
ることがなく、また、シリサイド層は抵抗率が低いた
め、コンタクト抵抗が安定して低い半導体装置を提供す
ることができる。
ゆるプラグ状コンタクトまたはプラグ状局所配線とバリ
アメタルとの間に一定のシリサイド膜を介在することと
したので、バリアメタルに含まれるＴｉなどとプラグ状
コンタクトなどを構成するポリシリコンとが過剰反応す
ることがなく、また、シリサイド層は抵抗率が低いた
め、コンタクト抵抗が安定して低い半導体装置を提供す
ることができる。
【図１】 本発明に基づく実施の形態１における半導体
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
【図２】 本発明に基づく実施の形態１における半導体
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
【図３】 本発明に基づく実施の形態１における半導体
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
【図４】 本発明に基づく実施の形態３における半導体
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
【図５】 本発明に基づく実施の形態４における半導体
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
【図６】 本発明に基づく実施の形態２における半導体
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
の、（ａ）は断面図であり、（ｂ）は上方から見た各部
分の位置関係を示す図である。
【図７】 プラグ状コンタクトを形成する第一の工程を
示す断面図である。
示す断面図である。
【図８】 プラグ状コンタクトを形成する第二の工程を
示す断面図である。
示す断面図である。
【図９】 プラグ状コンタクトを形成する第三の工程を
示す断面図である。
示す断面図である。
【図１０】 本発明に基づく実施の形態１における半導
体装置を形成する第一の工程を示す断面図である。
体装置を形成する第一の工程を示す断面図である。
【図１１】 本発明に基づく実施の形態１における半導
体装置を形成する第二の工程を示す断面図である。
体装置を形成する第二の工程を示す断面図である。
【図１２】 本発明に基づく実施の形態１における半導
体装置を形成する第三の工程を示す断面図である。
体装置を形成する第三の工程を示す断面図である。
【図１３】 本発明に基づく実施の形態１における半導
体装置を形成する第四の工程を示す断面図である。
体装置を形成する第四の工程を示す断面図である。
【図１４】 本発明に基づく実施の形態１における半導
体装置を形成する第五の工程を示す断面図である。
体装置を形成する第五の工程を示す断面図である。
【図１５】 本発明に基づく実施の形態１における半導
体装置を形成する第六の工程を示す断面図である。
体装置を形成する第六の工程を示す断面図である。
【図１６】 本発明に基づく実施の形態１における半導
体装置を形成する第七の工程を示す断面図である。
体装置を形成する第七の工程を示す断面図である。
【図１７】 従来技術に基づき、メモリセル部におい
て、プラグ状コンタクトによってゲート電極とビット線
との接続を行なった例の、（ａ）は断面図であり、
（ｂ）は上方から見た各部分の位置関係を示す図であ
る。
て、プラグ状コンタクトによってゲート電極とビット線
との接続を行なった例の、（ａ）は断面図であり、
（ｂ）は上方から見た各部分の位置関係を示す図であ
る。
【図１８】 従来技術に基づき、キャパシタ部におい
て、プラグ状コンタクトによってゲート電極とキャパシ
タ下部電極との接続を行なった例の、（ａ）は断面図で
あり、（ｂ）は上方から見た各部分の位置関係を示す図
である。
て、プラグ状コンタクトによってゲート電極とキャパシ
タ下部電極との接続を行なった例の、（ａ）は断面図で
あり、（ｂ）は上方から見た各部分の位置関係を示す図
である。
【図１９】 従来技術に基づき、周辺回路部またはロジ
ック回路部において、プラグ状コンタクトによってゲー
ト電極とビット線との接続を行なった例の、（ａ）は断
面図であり、（ｂ）は上方から見た各部分の位置関係を
示す図である。
ック回路部において、プラグ状コンタクトによってゲー
ト電極とビット線との接続を行なった例の、（ａ）は断
面図であり、（ｂ）は上方から見た各部分の位置関係を
示す図である。
【図２０】 従来技術に基づき、周辺回路部またはロジ
ック回路部において、ビット線コンタクトによってソー
ス／ドレイン領域とビット線との接続を行なった例の、
（ａ）は断面図であり、（ｂ）は上方から見た各部分の
位置関係を示す図である。
ック回路部において、ビット線コンタクトによってソー
ス／ドレイン領域とビット線との接続を行なった例の、
（ａ）は断面図であり、（ｂ）は上方から見た各部分の
位置関係を示す図である。
【図２１】 従来技術に基づき、周辺回路部またはロジ
ック回路部においてゲート電極コンタクトによってソー
ス／ドレイン領域とビット線との接続を行なった例の、
（ａ）は断面図であり、（ｂ）は上方から見た各部分の
位置関係を示す図である。
ック回路部においてゲート電極コンタクトによってソー
ス／ドレイン領域とビット線との接続を行なった例の、
（ａ）は断面図であり、（ｂ）は上方から見た各部分の
位置関係を示す図である。
【図２２】 従来技術に基づき、プラグ状局所配線を形
成した例の、（ａ）は断面図であり、（ｂ）は上方から
見た各部分の位置関係を示す図である。
成した例の、（ａ）は断面図であり、（ｂ）は上方から
見た各部分の位置関係を示す図である。
１ 素子分離酸化膜、２ ソース／ドレイン領域、３
ゲート酸化膜、４ ゲート電極、５ ゲート電極側壁酸
化膜、６ ＬＤＤスペーサ、７ マスク酸化膜、８ ス
トッパ層、９ プラグ状コンタクト、１０ａ，１０ｂ，
１０ｃ 層間絶縁膜、１１ ＣｏＳｉ2膜、１２ ビッ
ト線コンタクト、１３ バリアメタル、１４ ビット
線、１６ キャパシタコンタクト、１８ キャパシタ下
部電極、２０ キャパシタ分離絶縁膜、２１ キャパシ
タ誘電膜、２２ キャパシタ上部電極、２４ プラグ状
局所配線、２５ ＣｏＳｉ2膜、２７ ビット線コンタ
クト、２８ ゲート電極コンタクト、３１ コバルト
膜、５０ シリコン基板。
ゲート酸化膜、４ ゲート電極、５ ゲート電極側壁酸
化膜、６ ＬＤＤスペーサ、７ マスク酸化膜、８ ス
トッパ層、９ プラグ状コンタクト、１０ａ，１０ｂ，
１０ｃ 層間絶縁膜、１１ ＣｏＳｉ2膜、１２ ビッ
ト線コンタクト、１３ バリアメタル、１４ ビット
線、１６ キャパシタコンタクト、１８ キャパシタ下
部電極、２０ キャパシタ分離絶縁膜、２１ キャパシ
タ誘電膜、２２ キャパシタ上部電極、２４ プラグ状
局所配線、２５ ＣｏＳｉ2膜、２７ ビット線コンタ
クト、２８ ゲート電極コンタクト、３１ コバルト
膜、５０ シリコン基板。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 JJ04 JJ18 JJ25 JJ26 JJ27 JJ33 KK01 NN03 NN07 NN20 PP06 PP15 QQ09 QQ11 QQ16 QQ19 QQ25 QQ37 QQ73 TT08 VV16 XX09 XX10 5F083 AD10 AD24 AD48 GA02 GA06 GA30 JA06 JA35 JA39 JA40 MA03 MA05 MA06 MA17 MA20 PR03 PR05 PR06 PR21 PR22 PR29
Claims (10)
- 【請求項１】 上側の導体部分であって下面がバリアメ
タルによって覆われた上側被接続部分と、 下側の導体部分である下側被接続部分と、 前記バリアメタルおよび前記下側被接続部分の間を電気
的に接続するための接続部分とを備え、 前記接続部分と前記バリアメタルとの間に、前記接続部
分の上面を覆うようにして抵抗率が１００μΩ・ｃｍ以
下のシリサイドからなる層が設けられた半導体装置。 - 【請求項２】 前記接続部分は、前記上側被接続部分と
前記下側被接続部分との間を連通する孔の内部に埋め込
んだ導電体を含む、請求項１に記載の半導体装置。 - 【請求項３】 前記上側被接続部分はビット線コンタク
トを含む、請求項２に記載の半導体装置。 - 【請求項４】 前記上側被接続部分はキャパシタコンタ
クトを含む、請求項２に記載の半導体装置。 - 【請求項５】 前記接続部分の下端は、半導体基板に設
けられたソースまたはドレイン領域に対して、シリサイ
ド膜を介在せずに直接接続されている、請求項２に記載
の半導体装置。 - 【請求項６】 前記接続部分の下端は、ゲート電極に対
して、直接接続されている、請求項２に記載の半導体装
置。 - 【請求項７】 前記接続部分は、前記上側被接続部分と
前記下側被接続部分との間を連通する溝の内部を満たす
導電体によってなる局所配線である、請求項１に記載の
半導体装置。 - 【請求項８】 前記シリサイドは、ＣｏＳｉ2、ＴｉＳ
ｉ2、ＮｉＳｉ2、ＰｄＳｉ、ＺｒＳｉ、ＨｆＳｉ、Ｐｔ
Ｓｉ、ＣｕＳｉ、ＡｕＳｉおよびＡｇＳｉからなる群か
ら選ばれたいずれかの材料である、請求項１から７のい
ずれかに記載の半導体装置。 - 【請求項９】 上側接続部分と下側被接続部分とを電気
的に接続するために、下側被接続部分に電気的に接続さ
れたポリシリコンを含む接続部分の上面に、金属膜を形
成する金属膜形成工程と、 前記金属膜と前記接続部分とに対して熱処理を行なっ
て、前記金属膜と前記接続部分との間でシリサイド反応
を起こさせてシリサイド膜を形成するシリサイド化工程
と、 前記金属膜のうち前記シリサイド化工程においてシリサ
イド化しなかった部分を除去する金属膜除去工程と、 前記シリサイド膜を覆うように層間絶縁膜を形成する層
間絶縁膜形成工程と、 前記層間絶縁膜に前記シリサイド膜に連通する縦孔を設
ける孔形成工程と、 前記縦孔内部および前記層間絶縁膜上側に導電体を含む
配線部分を形成する配線形成工程とを含む、半導体装置
の製造方法。 - 【請求項１０】 前記シリサイド膜は、ＣｏＳｉ2、Ｔ
ｉＳｉ2、ＮｉＳｉ2、ＰｄＳｉ、ＺｒＳｉ、ＨｆＳｉ、
ＰｔＳｉ、ＣｕＳｉ、ＡｕＳｉおよびＡｇＳｉからなる
群から選ばれたいずれかの材料からなる、請求項９に記
載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029025A JP2001223268A (ja) | 2000-02-07 | 2000-02-07 | 半導体装置およびその製造方法 |
| US09/627,011 US6522002B1 (en) | 2000-02-07 | 2000-07-27 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000029025A JP2001223268A (ja) | 2000-02-07 | 2000-02-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223268A true JP2001223268A (ja) | 2001-08-17 |
Family
ID=18554350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000029025A Withdrawn JP2001223268A (ja) | 2000-02-07 | 2000-02-07 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6522002B1 (ja) |
| JP (1) | JP2001223268A (ja) |
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Family Cites Families (8)
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|---|---|---|---|---|
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| JP3469595B2 (ja) | 1992-08-06 | 2003-11-25 | ソニー株式会社 | 半導体装置におけるシリサイドプラグの形成方法 |
| JP3319869B2 (ja) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP2692590B2 (ja) * | 1994-06-29 | 1997-12-17 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| SG54456A1 (en) * | 1996-01-12 | 1998-11-16 | Hitachi Ltd | Semconductor integrated circuit device and method for manufacturing the same |
| JP3686248B2 (ja) * | 1998-01-26 | 2005-08-24 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| JPH11219916A (ja) | 1998-01-30 | 1999-08-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-02-07 JP JP2000029025A patent/JP2001223268A/ja not_active Withdrawn
- 2000-07-27 US US09/627,011 patent/US6522002B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6522002B1 (en) | 2003-02-18 |
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Legal Events
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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