JP3469595B2 - 半導体装置におけるシリサイドプラグの形成方法 - Google Patents
半導体装置におけるシリサイドプラグの形成方法Info
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- JP3469595B2 JP3469595B2 JP22948792A JP22948792A JP3469595B2 JP 3469595 B2 JP3469595 B2 JP 3469595B2 JP 22948792 A JP22948792 A JP 22948792A JP 22948792 A JP22948792 A JP 22948792A JP 3469595 B2 JP3469595 B2 JP 3469595B2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置において、
下層配線層と上層配線層等とを電気的に接続するための
シリサイドプラグの形成方法に関する。
下層配線層と上層配線層等とを電気的に接続するための
シリサイドプラグの形成方法に関する。
【０００２】
【従来の技術】近年、半導体装置の集積度が高くなり、
半導体素子の微細化が進んでいる。これに伴い、半導体
素子に形成されたコンタクトホール、ビヤホール、スル
ーホール（以下、総称して接続孔ともいう）の微細化が
進められている。通常、接続孔は、下層配線層の上に層
間絶縁層を形成し、この層間絶縁層に開口部を設けた
後、開口部に金属配線材料を埋め込むことによって形成
されるが、開口部が微細になるに従い、金属配線材料の
開口部への埋め込みが困難になっている。
半導体素子の微細化が進んでいる。これに伴い、半導体
素子に形成されたコンタクトホール、ビヤホール、スル
ーホール（以下、総称して接続孔ともいう）の微細化が
進められている。通常、接続孔は、下層配線層の上に層
間絶縁層を形成し、この層間絶縁層に開口部を設けた
後、開口部に金属配線材料を埋め込むことによって形成
されるが、開口部が微細になるに従い、金属配線材料の
開口部への埋め込みが困難になっている。
【０００３】開口部へ埋め込むべき金属配線材料とし
て、通常、アルミニウムあるいはアルミニウム合金等
（以下、総称してアルミニウム合金等ともいう）が使用
されている。近年、高温アルミニウムスパッタ法による
埋め込み技術が注目されている。この技術は、半導体基
板を数百度に加熱した状態で、アルミニウム合金等をス
パッタ法で成膜し、開口部内でアルミニウム合金等をリ
フローさせて、開口部内にアルミニウム合金等を埋め込
み且つ平坦化する技術である。
て、通常、アルミニウムあるいはアルミニウム合金等
（以下、総称してアルミニウム合金等ともいう）が使用
されている。近年、高温アルミニウムスパッタ法による
埋め込み技術が注目されている。この技術は、半導体基
板を数百度に加熱した状態で、アルミニウム合金等をス
パッタ法で成膜し、開口部内でアルミニウム合金等をリ
フローさせて、開口部内にアルミニウム合金等を埋め込
み且つ平坦化する技術である。
【０００４】シリコン基板に形成された拡散層との電気
的接続をとるための開口部内にアルミニウム合金等を埋
め込むために、高温アルミニウムスパッタ法を使用する
場合、アルミニウム合金等が下地である拡散層に突き抜
けることを防止する必要がある。そのために、アルミニ
ウム合金等の下地として拡散層上にＴｉ／ＴｉＯＮ等か
ら成るバリヤメタル層を形成する必要がある。尚、アル
ミニウム合金等はバリヤメタル層のＴｉＯＮ上に成膜さ
れる。
的接続をとるための開口部内にアルミニウム合金等を埋
め込むために、高温アルミニウムスパッタ法を使用する
場合、アルミニウム合金等が下地である拡散層に突き抜
けることを防止する必要がある。そのために、アルミニ
ウム合金等の下地として拡散層上にＴｉ／ＴｉＯＮ等か
ら成るバリヤメタル層を形成する必要がある。尚、アル
ミニウム合金等はバリヤメタル層のＴｉＯＮ上に成膜さ
れる。
【０００５】一般に、アルミニウム合金等はＴｉに対す
る濡れ性がよく、Ｔｉが下地の場合、アルミニウム合金
等の埋め込み性は良好である。これに対して、アルミニ
ウム合金等はＴｉＯＮと反応し難く、ＴｉＯＮに対する
濡れ性が悪い。それ故、下地がＴｉＯＮの場合、アルミ
ニウム合金等の埋め込み性は極端に悪くなる。
る濡れ性がよく、Ｔｉが下地の場合、アルミニウム合金
等の埋め込み性は良好である。これに対して、アルミニ
ウム合金等はＴｉＯＮと反応し難く、ＴｉＯＮに対する
濡れ性が悪い。それ故、下地がＴｉＯＮの場合、アルミ
ニウム合金等の埋め込み性は極端に悪くなる。
【０００６】アルミニウム合金等の下地として拡散層上
にＴｉ／ＴｉＯＮ／Ｔｉから成るバリヤメタル層を形成
した場合、Ｔｉ／ＴｉＯＮから成るバリヤメタル層より
もアルミニウム合金等の埋め込み性は改善されるが、十
分であるとはいい難い。また、バリヤメタル層としてＴ
ｉＮを用いた場合、アルミニウム合金等の埋め込み性は
改善されるが、ＴｉＮはＴｉＯＮと比較してバリヤ性が
不十分であり、アルミニウム合金等の拡散層への突き抜
けを十分防止することができない。更に、微細な開口部
内にＴｉＮあるいはＴｉＯＮ層を均一に形成することは
極めて困難である。
にＴｉ／ＴｉＯＮ／Ｔｉから成るバリヤメタル層を形成
した場合、Ｔｉ／ＴｉＯＮから成るバリヤメタル層より
もアルミニウム合金等の埋め込み性は改善されるが、十
分であるとはいい難い。また、バリヤメタル層としてＴ
ｉＮを用いた場合、アルミニウム合金等の埋め込み性は
改善されるが、ＴｉＮはＴｉＯＮと比較してバリヤ性が
不十分であり、アルミニウム合金等の拡散層への突き抜
けを十分防止することができない。更に、微細な開口部
内にＴｉＮあるいはＴｉＯＮ層を均一に形成することは
極めて困難である。
【０００７】開口部内に配線材料から成るプラグを形成
し、下層配線層と上層配線層をプラグによって電気的に
接続する技術も公知である。このような技術の１つに、
ポリシリコン層をＬＰ−ＣＶＤ法で開口部を含む層間絶
縁層上に形成し、エッチバックを行うことによって、開
口部にポリシリコンから成るプラグを形成する方法が知
られている。しかしながら、ポリシリコンの抵抗値が１
００μΩｃｍ以上の高抵抗であるため、配線抵抗が増加
するという問題がある。
し、下層配線層と上層配線層をプラグによって電気的に
接続する技術も公知である。このような技術の１つに、
ポリシリコン層をＬＰ−ＣＶＤ法で開口部を含む層間絶
縁層上に形成し、エッチバックを行うことによって、開
口部にポリシリコンから成るプラグを形成する方法が知
られている。しかしながら、ポリシリコンの抵抗値が１
００μΩｃｍ以上の高抵抗であるため、配線抵抗が増加
するという問題がある。
【０００８】
【発明が解決しようとする課題】このような問題を解決
するための手段として、近年、ポリシリコンから成るプ
ラグの代わりにシリサイドから成るプラグを開口部内に
形成する方法が検討されている（例えば、文献「シリサ
イドプラグを用いたコンタクトホール埋め込み」、１９
９１年秋の応用物理学会予稿集、１１ａ−Ｄ−４参
照）。この方法の概要を以下に説明する。
するための手段として、近年、ポリシリコンから成るプ
ラグの代わりにシリサイドから成るプラグを開口部内に
形成する方法が検討されている（例えば、文献「シリサ
イドプラグを用いたコンタクトホール埋め込み」、１９
９１年秋の応用物理学会予稿集、１１ａ−Ｄ−４参
照）。この方法の概要を以下に説明する。
【０００９】［工程−１０］先ず、従来の方法で半導体
基板１０に素子分離領域１２を形成する。次に、半導体
基板１０の表面を熱酸化させ、ゲート酸化膜１４を形成
する。 ［工程−２０］その後、半導体基板１０に、ゲート酸化
膜１４、ポリシリコン層１６、ＷＳｉ2層１８、サイド
ウォール２０から成り、ＬＤＤ構造を有するゲート電極
領域２２を形成する。次いで、ソース・ドレイン領域２
４を形成するために、イオン注入を行う。 ［工程−３０］次に、層間絶縁層２６を全面に堆積させ
た後、レジストパターニングを行い、ドライエッチング
によって層間絶縁層２６に開口部２８を形成する。これ
によって、図４の（Ａ）に模式的な一部断面図を示す半
導体素子が形成される。
基板１０に素子分離領域１２を形成する。次に、半導体
基板１０の表面を熱酸化させ、ゲート酸化膜１４を形成
する。 ［工程−２０］その後、半導体基板１０に、ゲート酸化
膜１４、ポリシリコン層１６、ＷＳｉ2層１８、サイド
ウォール２０から成り、ＬＤＤ構造を有するゲート電極
領域２２を形成する。次いで、ソース・ドレイン領域２
４を形成するために、イオン注入を行う。 ［工程−３０］次に、層間絶縁層２６を全面に堆積させ
た後、レジストパターニングを行い、ドライエッチング
によって層間絶縁層２６に開口部２８を形成する。これ
によって、図４の（Ａ）に模式的な一部断面図を示す半
導体素子が形成される。
【００１０】［工程−４０］
次いで、ポリシリコン層を全面に堆積させて開口部２８
内をポリシリコン層５０で埋め込む。その後、全面エッ
チバックを行い、開口部２８内にのみポリシリコン層５
０を残す（図４の（Ｂ）参照）。
内をポリシリコン層５０で埋め込む。その後、全面エッ
チバックを行い、開口部２８内にのみポリシリコン層５
０を残す（図４の（Ｂ）参照）。
【００１１】［工程−５０］
次に、開口部２８内に堆積したポリシリコン層５０上を
含む層間絶縁層２６上に全面にＮｉ層５２を堆積させる
（図４の（Ｃ）参照）。
含む層間絶縁層２６上に全面にＮｉ層５２を堆積させる
（図４の（Ｃ）参照）。
【００１２】［工程−６０］
その後、熱処理を行うことによって、ポリシリコン層５
０上に堆積したＮｉ層５２とポリシリコン層５０とを反
応させ、ＮｉＳｉ2 層を形成する。次いで、層間絶縁層
２６上の未反応のＮｉ層５２をエッチングによって除去
する（図４の（Ｄ）参照）。こうして、開口部２８内に
ＮｉＳｉ2 から成るプラグ５４が形成される。通常、プ
ラグ５４の下方にはシリサイド化が不十分な領域５４Ａ
が存在する。
０上に堆積したＮｉ層５２とポリシリコン層５０とを反
応させ、ＮｉＳｉ2 層を形成する。次いで、層間絶縁層
２６上の未反応のＮｉ層５２をエッチングによって除去
する（図４の（Ｄ）参照）。こうして、開口部２８内に
ＮｉＳｉ2 から成るプラグ５４が形成される。通常、プ
ラグ５４の下方にはシリサイド化が不十分な領域５４Ａ
が存在する。
【００１３】［工程−７０］次いで、Ｔｉ／ＴｉＯＮ／
Ｔｉから成るバリアメタル層４０、及びアルミニウムか
ら成る上層配線層４２を形成し、レジストパターニング
を行い、ドライエッチングを行うことによって、層間絶
縁層２６上に堆積した不要のアルミニウム層４２及びバ
リアメタル層４０を除去し、上層配線を形成する。その
後、通常の工程を経ることによって半導体装置を完成さ
せる。
Ｔｉから成るバリアメタル層４０、及びアルミニウムか
ら成る上層配線層４２を形成し、レジストパターニング
を行い、ドライエッチングを行うことによって、層間絶
縁層２６上に堆積した不要のアルミニウム層４２及びバ
リアメタル層４０を除去し、上層配線を形成する。その
後、通常の工程を経ることによって半導体装置を完成さ
せる。
【００１４】こうして形成したＮｉＳｉ2から成るプラ
グは、抵抗値が２０μΩｃｍ以下の低抵抗であるため、
半導体装置において十分使用可能なプラグである。しか
しながら、上記の［工程−４０］において、全面エッチ
バックを行って開口部２８内にのみポリシリコン層５０
を残すために、半導体装置の量産レベルでは、エッチバ
ックの不均一性に起因して、開口部２８内のポリシリコ
ン層５０の表面が凹凸になる。その結果、［工程−５
０］において、Ｎｉを堆積させたとき、Ｎｉのカバレッ
ジが不均一となり、その後に形成されるＮｉＳｉ2から
成るプラグ５４も不均一になるという問題がある。ま
た、プラグ５４の下方の領域はシリサイド化が不十分で
あるという問題もある。
グは、抵抗値が２０μΩｃｍ以下の低抵抗であるため、
半導体装置において十分使用可能なプラグである。しか
しながら、上記の［工程−４０］において、全面エッチ
バックを行って開口部２８内にのみポリシリコン層５０
を残すために、半導体装置の量産レベルでは、エッチバ
ックの不均一性に起因して、開口部２８内のポリシリコ
ン層５０の表面が凹凸になる。その結果、［工程−５
０］において、Ｎｉを堆積させたとき、Ｎｉのカバレッ
ジが不均一となり、その後に形成されるＮｉＳｉ2から
成るプラグ５４も不均一になるという問題がある。ま
た、プラグ５４の下方の領域はシリサイド化が不十分で
あるという問題もある。
【００１５】以上のように、このような公知の方法で半
導体装置を量産する場合、上述のような解決すべき問題
を有している。
導体装置を量産する場合、上述のような解決すべき問題
を有している。
【００１６】従って、本発明の目的は、微細な接続孔を
形成するために、開口部内に均一なシリサイドプラグを
半導体装置の量産レベルで形成することを可能にする方
法を提供することにある。
形成するために、開口部内に均一なシリサイドプラグを
半導体装置の量産レベルで形成することを可能にする方
法を提供することにある。
【００１７】
【課題を解決するための手段】上記の目的は、本発明の
第１の態様により、 （イ）下層配線層上に形成された層間絶縁層に開口部を
形成する工程と、 （ロ）開口部内にＳｉ系材料を堆積させる工程と、 （ハ）開口部内に堆積したＳｉ系材料と金属とが反応す
る温度に該Ｓｉ系材料を保持しながら、開口部内に堆積
したＳｉ系材料上に金属をスパッタ法にて堆積させつつ
Ｓｉ系材料と金属とを反応させて開口部内にシリサイド
プラグを形成する工程、から成ることを特徴とする半導
体装置におけるシリサイドプラグの形成方法によって達
成される。
第１の態様により、 （イ）下層配線層上に形成された層間絶縁層に開口部を
形成する工程と、 （ロ）開口部内にＳｉ系材料を堆積させる工程と、 （ハ）開口部内に堆積したＳｉ系材料と金属とが反応す
る温度に該Ｓｉ系材料を保持しながら、開口部内に堆積
したＳｉ系材料上に金属をスパッタ法にて堆積させつつ
Ｓｉ系材料と金属とを反応させて開口部内にシリサイド
プラグを形成する工程、から成ることを特徴とする半導
体装置におけるシリサイドプラグの形成方法によって達
成される。
【００１８】上記の目的は、更に、本発明の第２の態様
により、上記（ハ）の工程に引き続き、（ニ）Ｓｉ系材
料と未反応の金属を除去する工程と、（ホ）シリサイド
プラグを熱処理する工程、を更に含むことを特徴とする
半導体装置におけるシリサイドプラグの形成方法によっ
て達成される。
により、上記（ハ）の工程に引き続き、（ニ）Ｓｉ系材
料と未反応の金属を除去する工程と、（ホ）シリサイド
プラグを熱処理する工程、を更に含むことを特徴とする
半導体装置におけるシリサイドプラグの形成方法によっ
て達成される。
【００１９】これらの本発明の第１又は第２の態様にお
いては、金属は、Ｚｒ，Ｈｆ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐ
ｔ、Ｃｕ、Ａｕ、Ａｇから成る群から選択されることが
好ましい。
いては、金属は、Ｚｒ，Ｈｆ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐ
ｔ、Ｃｕ、Ａｕ、Ａｇから成る群から選択されることが
好ましい。
【００２０】下層配線層として、ソース・ドレイン領
域、ゲート電極部、コンタクトホール、ビヤホールある
いはスルーホールの下方に形成された半導体材料又は金
属材料から成る配線層等の各種配線層を例示することが
できる。Ｓｉ系材料として、例えばポリシリコンを使用
することができる。
域、ゲート電極部、コンタクトホール、ビヤホールある
いはスルーホールの下方に形成された半導体材料又は金
属材料から成る配線層等の各種配線層を例示することが
できる。Ｓｉ系材料として、例えばポリシリコンを使用
することができる。
【００２１】
【作用】一般に、高融点金属系のシリサイド、例えばＷ
Ｓｉ2やＭｏＳｉ2の形成においては、高融点金属とＳｉ
との反応中にＳｉが主に移動する。即ち、熱処理を行う
ことによって、半導体基板中のＳｉが高融点金属中に拡
散することにより、高融点金属系のシリサイドが形成さ
れる。これに対して、遷移金属系のシリサイド、例えば
ＣｏＳｉ2、ＮｉＳｉ2、ＰｄＳｉ等の形成においては、
遷移金属とＳｉとの反応中に遷移金属が主に移動する。
即ち、熱処理を行うことによって、遷移金属がＳｉ中に
拡散することにより、遷移金属系のシリサイドが形成さ
れる。本発明では、このような機構を利用して、シリサ
イドプラグを形成する。即ち、本発明のシリサイドプラ
グの形成方法は、金属の拡散現象を応用している。
Ｓｉ2やＭｏＳｉ2の形成においては、高融点金属とＳｉ
との反応中にＳｉが主に移動する。即ち、熱処理を行う
ことによって、半導体基板中のＳｉが高融点金属中に拡
散することにより、高融点金属系のシリサイドが形成さ
れる。これに対して、遷移金属系のシリサイド、例えば
ＣｏＳｉ2、ＮｉＳｉ2、ＰｄＳｉ等の形成においては、
遷移金属とＳｉとの反応中に遷移金属が主に移動する。
即ち、熱処理を行うことによって、遷移金属がＳｉ中に
拡散することにより、遷移金属系のシリサイドが形成さ
れる。本発明では、このような機構を利用して、シリサ
イドプラグを形成する。即ち、本発明のシリサイドプラ
グの形成方法は、金属の拡散現象を応用している。
【００２２】微細な開口部内を金属で埋め込むために
は、図３に模式的に図示するように、金属原子を開口部
内で積極的に拡散させる必要がある。本発明のシリサイ
ドプラグの形成方法においては、Ｓｉ系材料を所定の温
度に保持して金属を堆積させるので、金属とＳｉ系材料
とは直ちに反応し、金属原子のＳｉ系材料中への拡散が
活発に起こり、開口部内のＳｉ系材料中に金属が均一に
拡散する。これによって、開口部内にはシリサイドが均
一に形成される。しかも、本発明のシリサイドプラグの
形成方法においては、Ｓｉ系材料を所定の温度に保持し
て金属を堆積させるので、Ｓｉ系材料上での金属のカバ
レッジに優れる。
は、図３に模式的に図示するように、金属原子を開口部
内で積極的に拡散させる必要がある。本発明のシリサイ
ドプラグの形成方法においては、Ｓｉ系材料を所定の温
度に保持して金属を堆積させるので、金属とＳｉ系材料
とは直ちに反応し、金属原子のＳｉ系材料中への拡散が
活発に起こり、開口部内のＳｉ系材料中に金属が均一に
拡散する。これによって、開口部内にはシリサイドが均
一に形成される。しかも、本発明のシリサイドプラグの
形成方法においては、Ｓｉ系材料を所定の温度に保持し
て金属を堆積させるので、Ｓｉ系材料上での金属のカバ
レッジに優れる。
【００２３】以上のように、金属とＳｉ系材料とを反応
させるためには、Ｓｉ系材料を高温に保持する必要があ
る。例えば、金属としてＣｏを使用する場合、Ｓｉ系材
料温度を５５０゜Ｃ以上に保持することによって、堆積
した金属がＳｉ系材料と反応し、シリサイドを形成しつ
つ、金属はＳｉ系材料の内部に拡散していく。
させるためには、Ｓｉ系材料を高温に保持する必要があ
る。例えば、金属としてＣｏを使用する場合、Ｓｉ系材
料温度を５５０゜Ｃ以上に保持することによって、堆積
した金属がＳｉ系材料と反応し、シリサイドを形成しつ
つ、金属はＳｉ系材料の内部に拡散していく。
【００２４】
【実施例】図面を参照して、実施例に基づき、本発明を
以下説明する。
以下説明する。
【００２５】（実施例−１）
実施例−１は、本発明の方法の第１の態様を具体化した
例である。以下、図１を参照して各工程を詳しく説明す
るが、その概要は以下のとおりである。 ［工程−１００］〜［工程−１２０］ 下層配線層２４上に形成された層間絶縁層２６に開口部
２８を形成する。 ［工程−１３０］ 開口部２８内にＳｉ系材料３０を堆積させる。 ［工程−１４０］ 開口部内に堆積したＳｉ系材料と金属とが反応する温度
にＳｉ系材料を保持しながら、開口部２８内に堆積した
Ｓｉ系材料３０上に金属３２を堆積させつつ、Ｓｉ系材
料と金属とを反応させてシリサイドプラグ３４を形成す
る。
例である。以下、図１を参照して各工程を詳しく説明す
るが、その概要は以下のとおりである。 ［工程−１００］〜［工程−１２０］ 下層配線層２４上に形成された層間絶縁層２６に開口部
２８を形成する。 ［工程−１３０］ 開口部２８内にＳｉ系材料３０を堆積させる。 ［工程−１４０］ 開口部内に堆積したＳｉ系材料と金属とが反応する温度
にＳｉ系材料を保持しながら、開口部２８内に堆積した
Ｓｉ系材料３０上に金属３２を堆積させつつ、Ｓｉ系材
料と金属とを反応させてシリサイドプラグ３４を形成す
る。
【００２６】［工程−１００］先ず、従来の方法で半導
体基板１０に素子分離領域１２を形成する。次に、半導
体基板１０の表面を熱酸化させ、膜厚１６ｎｍのゲート
酸化膜１４を形成する。ゲート酸化膜１４の形成条件
を、例えば、 使用ガス：Ｈ2／Ｏ2＝６／４ リッター／分 温度 ：８５０゜Ｃ とすることができる。
体基板１０に素子分離領域１２を形成する。次に、半導
体基板１０の表面を熱酸化させ、膜厚１６ｎｍのゲート
酸化膜１４を形成する。ゲート酸化膜１４の形成条件
を、例えば、 使用ガス：Ｈ2／Ｏ2＝６／４ リッター／分 温度 ：８５０゜Ｃ とすることができる。
【００２７】［工程−１１０］その後、半導体基板１０
にゲート電極領域を形成する。そのために、ポリシリコ
ン層１６を半導体基板１０の全面に、例えばＣＶＤ法で
厚さ２００ｎｍ堆積させる。この堆積の条件を、例え
ば、 使用ガス：ＳｉＨ4／ＰＨ3／Ｈ2＝５００／０．３５／
５０sccm 温度 ：５８０゜Ｃ 圧力 ：７９．８Ｐａ とすることができる。更に、このポリシリコン層１６の
上にＷＳｉ2層１８を、例えばＣＶＤ法で１００ｎｍ堆
積させる。堆積の条件を、例えば、 使用ガス：ＷＦ6／ＳｉＨ4／Ｈｅ＝１０／１０００／３
６０sccm 温度 ：３６０゜Ｃ 圧力 ：２６．６Ｐａ とすることができる。その後、レジストパターニングを
行い、ポリシリコン層１６及びＷＳｉ2層１８をドライ
エッチングする。ドライエッチングの条件を、例えば、 使用ガス ：Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sccm マイクロ波パワー：１００Ｗ ＲＦパワー ：１００Ｗ 圧力 ：１．３３Ｐａ とすることができる。次に、ＬＤＤ構造を形成するため
に、ソース・ドレイン領域形成予定領域にイオン注入を
施した後、ポリシリコン層１６及びＷＳｉ2層１８の側
壁にサイドウォール２０を形成する。こうして、ゲート
酸化膜１４、ポリシリコン層１６、ＷＳｉ2層１８、サ
イドウォール２０から成るゲート電極領域２２が形成さ
れる。次いで、ソース・ドレイン領域２４を形成するた
めに、イオン注入を行う。イオン注入の条件を、例え
ば、 ＮＭＯＳの場合：Ａｓ+ ５０ｋｅＶ ５×１０15／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ２０ｋｅＶ ３×１０15／
ｃｍ2 とすることができる。以上の工程は通常の半導体素子の
形成方法に基づいている。実施例−１においては、下層
配線層はソース・ドレイン領域２４である。
にゲート電極領域を形成する。そのために、ポリシリコ
ン層１６を半導体基板１０の全面に、例えばＣＶＤ法で
厚さ２００ｎｍ堆積させる。この堆積の条件を、例え
ば、 使用ガス：ＳｉＨ4／ＰＨ3／Ｈ2＝５００／０．３５／
５０sccm 温度 ：５８０゜Ｃ 圧力 ：７９．８Ｐａ とすることができる。更に、このポリシリコン層１６の
上にＷＳｉ2層１８を、例えばＣＶＤ法で１００ｎｍ堆
積させる。堆積の条件を、例えば、 使用ガス：ＷＦ6／ＳｉＨ4／Ｈｅ＝１０／１０００／３
６０sccm 温度 ：３６０゜Ｃ 圧力 ：２６．６Ｐａ とすることができる。その後、レジストパターニングを
行い、ポリシリコン層１６及びＷＳｉ2層１８をドライ
エッチングする。ドライエッチングの条件を、例えば、 使用ガス ：Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sccm マイクロ波パワー：１００Ｗ ＲＦパワー ：１００Ｗ 圧力 ：１．３３Ｐａ とすることができる。次に、ＬＤＤ構造を形成するため
に、ソース・ドレイン領域形成予定領域にイオン注入を
施した後、ポリシリコン層１６及びＷＳｉ2層１８の側
壁にサイドウォール２０を形成する。こうして、ゲート
酸化膜１４、ポリシリコン層１６、ＷＳｉ2層１８、サ
イドウォール２０から成るゲート電極領域２２が形成さ
れる。次いで、ソース・ドレイン領域２４を形成するた
めに、イオン注入を行う。イオン注入の条件を、例え
ば、 ＮＭＯＳの場合：Ａｓ+ ５０ｋｅＶ ５×１０15／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ２０ｋｅＶ ３×１０15／
ｃｍ2 とすることができる。以上の工程は通常の半導体素子の
形成方法に基づいている。実施例−１においては、下層
配線層はソース・ドレイン領域２４である。
【００２８】［工程−１２０］次に、例えばＣＶＤ法で
ＳｉＯ2から成る厚さ５００ｎｍの層間絶縁層２６を全
面に堆積させる。ＣＶＤの条件を、例えば、 使用ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１０
０sccm 圧力 ：１３．３Ｐａ 温度 ：４２０゜Ｃ とすることができる。その後、レジストパターニングを
行い、ドライエッチングによって層間絶縁層２６に開口
部２８を形成する。ドライエッチングの条件を、例え
ば、 使用ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。これによって、図１の（Ａ）に模
式的な一部断面図を示す半導体素子が形成される。
ＳｉＯ2から成る厚さ５００ｎｍの層間絶縁層２６を全
面に堆積させる。ＣＶＤの条件を、例えば、 使用ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１０
０sccm 圧力 ：１３．３Ｐａ 温度 ：４２０゜Ｃ とすることができる。その後、レジストパターニングを
行い、ドライエッチングによって層間絶縁層２６に開口
部２８を形成する。ドライエッチングの条件を、例え
ば、 使用ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。これによって、図１の（Ａ）に模
式的な一部断面図を示す半導体素子が形成される。
【００２９】［工程−１３０］
以下の工程が、本発明の方法の特徴である。ポリシリコ
ンから成るＳｉ系材料を開口部２８内に形成する。その
ために、先ず、開口部２８を含む層間絶縁層２６上にポ
リシリコン層をＣＶＤ法で堆積させる。ポリシリコンの
堆積条件を、例えば、 使用ガス：ＳｉＨ4／Ｈｅ／Ｎ2＝１００／４００／２００sccm 温度 ：６１０゜Ｃ 圧力 ：７０Ｐａ とすることができる。ポリシリコンの層間絶縁層２６上
の厚さを、例えば４００ｎｍとする。次いで、ポリシリ
コン層を全面エッチバックする。エッチバックの条件
を、例えば、 使用ガス ：Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝４０／３０sccm マイクロ波パワー：７００Ｗ ＲＦパワー ： ５０Ｗ 圧力 ：１．３３Ｐａ とすることができる。こうして、開口部２８内にのみ、
ポリシリコンから成るＳｉ系材料３０を残す（図１の
（Ｂ）参照）。これによって、開口部２８内にＳｉ系材
料３０が堆積される。
ンから成るＳｉ系材料を開口部２８内に形成する。その
ために、先ず、開口部２８を含む層間絶縁層２６上にポ
リシリコン層をＣＶＤ法で堆積させる。ポリシリコンの
堆積条件を、例えば、 使用ガス：ＳｉＨ4／Ｈｅ／Ｎ2＝１００／４００／２００sccm 温度 ：６１０゜Ｃ 圧力 ：７０Ｐａ とすることができる。ポリシリコンの層間絶縁層２６上
の厚さを、例えば４００ｎｍとする。次いで、ポリシリ
コン層を全面エッチバックする。エッチバックの条件
を、例えば、 使用ガス ：Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝４０／３０sccm マイクロ波パワー：７００Ｗ ＲＦパワー ： ５０Ｗ 圧力 ：１．３３Ｐａ とすることができる。こうして、開口部２８内にのみ、
ポリシリコンから成るＳｉ系材料３０を残す（図１の
（Ｂ）参照）。これによって、開口部２８内にＳｉ系材
料３０が堆積される。
【００３０】［工程−１４０］
次に、開口部２８内に堆積したＳｉ系材料３０上を含む
層間絶縁層２６上に全面にＣｏから成る金属３２を、例
えばスパッタ法で堆積させる（図１の（Ｃ）参照）。こ
のとき、半導体基板の温度を６００゜Ｃ程度に保持す
る。Ｃｏの堆積条件を、例えば、 使用ガス ：Ａｒ＝４０sccm スパッタパワー：１ｋＷ 圧力 ：０．０４Ｐａ とすることができる。尚、Ｃｏの膜厚は、層間絶縁層２
６上で３０ｎｍとする。６００゜Ｃ程度に保持されたＳ
ｉ系材料３０上にＣｏから成る金属３２が堆積すると、
金属原子はＳｉ系材料３０中のＳｉと次々に反応しＳｉ
系材料中に拡散する。これによって、Ｓｉ系材料と金属
との反応生成物であるシリサイド、具体的にはＣｏＳｉ
Xが形成される（図１の（Ｄ）参照）。金属原子は開口
部２８内のＳｉ系材料３０中を拡散していくので、スパ
ッタ法による金属の堆積時、カバレッジやオーバーハン
グ形状が生じることがない。シリサイドは、開口部２８
内に均一に形成される。こうして、開口部２８内にシリ
サイドプラグ３４が形成される。
層間絶縁層２６上に全面にＣｏから成る金属３２を、例
えばスパッタ法で堆積させる（図１の（Ｃ）参照）。こ
のとき、半導体基板の温度を６００゜Ｃ程度に保持す
る。Ｃｏの堆積条件を、例えば、 使用ガス ：Ａｒ＝４０sccm スパッタパワー：１ｋＷ 圧力 ：０．０４Ｐａ とすることができる。尚、Ｃｏの膜厚は、層間絶縁層２
６上で３０ｎｍとする。６００゜Ｃ程度に保持されたＳ
ｉ系材料３０上にＣｏから成る金属３２が堆積すると、
金属原子はＳｉ系材料３０中のＳｉと次々に反応しＳｉ
系材料中に拡散する。これによって、Ｓｉ系材料と金属
との反応生成物であるシリサイド、具体的にはＣｏＳｉ
Xが形成される（図１の（Ｄ）参照）。金属原子は開口
部２８内のＳｉ系材料３０中を拡散していくので、スパ
ッタ法による金属の堆積時、カバレッジやオーバーハン
グ形状が生じることがない。シリサイドは、開口部２８
内に均一に形成される。こうして、開口部２８内にシリ
サイドプラグ３４が形成される。
【００３１】また、ＣｏＳｉXは低抵抗であり、開口部
内のシート抵抗は１０Ω以下を保持し得る。更に、次の
工程で形成するアルミニウムから成る上層配線層とシリ
サイドプラグ３４とのコンタクト抵抗も１０Ω以下の低
抵抗となり得る。
内のシート抵抗は１０Ω以下を保持し得る。更に、次の
工程で形成するアルミニウムから成る上層配線層とシリ
サイドプラグ３４とのコンタクト抵抗も１０Ω以下の低
抵抗となり得る。
【００３２】［工程−１５０］
次いで、Ｔｉ／ＴｉＯＮ／Ｔｉから成るバリアメタル層
４０、及びアルミニウムから成る上層配線層４２を形成
する。Ｔｉ層（膜厚３０ｎｍ）は例えばスパッタ法で形
成することができ、その形成条件を、例えば、 使用ガス ：Ａｒ＝１００sccm スパッタパワー：４ｋＷ 圧力 ：０．０４Ｐａ とすることができる。ＴｉＯＮ層（膜厚５０ｎｍ）は例
えばスパッタ法で形成することができ、その形成条件
を、例えば、 使用ガス ：Ａｒ／Ｎ2−６％Ｏ2＝４０／７０sccm スパッタパワー：５ｋＷ 圧力 ：０．０４Ｐａ とすることができる。アルミニウム層（膜厚５００ｎ
ｍ）は例えばスパッタ法で形成することができ、その形
成条件を、例えば、 使用ガス ：Ａｒ＝１００sccm スパッタパワー：ＤＣ ２２．５ｋＷ 圧力 ：０．０４Ｐａ とすることができる。その後、レジストパターニングを
行い、ドライエッチングを行うことによって、層間絶縁
層２６上に堆積した不要のアルミニウム層４２、バリア
メタル層４０及び金属３２を除去し、上層配線を形成す
る。その後、通常の工程を経ることによって半導体装置
を完成させる。尚、ドライエッチングの条件を、例え
ば、ＥＣＲ印加型エッチャーを使用して、 使用ガス ：ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー：１ｋＷ ＲＦパワー ：５０Ｗ 圧力 ：２１．３Ｐａ とすることができる。こうして、本発明のシリサイドプ
ラグの形成方法を適用した半導体装置を完成する。
４０、及びアルミニウムから成る上層配線層４２を形成
する。Ｔｉ層（膜厚３０ｎｍ）は例えばスパッタ法で形
成することができ、その形成条件を、例えば、 使用ガス ：Ａｒ＝１００sccm スパッタパワー：４ｋＷ 圧力 ：０．０４Ｐａ とすることができる。ＴｉＯＮ層（膜厚５０ｎｍ）は例
えばスパッタ法で形成することができ、その形成条件
を、例えば、 使用ガス ：Ａｒ／Ｎ2−６％Ｏ2＝４０／７０sccm スパッタパワー：５ｋＷ 圧力 ：０．０４Ｐａ とすることができる。アルミニウム層（膜厚５００ｎ
ｍ）は例えばスパッタ法で形成することができ、その形
成条件を、例えば、 使用ガス ：Ａｒ＝１００sccm スパッタパワー：ＤＣ ２２．５ｋＷ 圧力 ：０．０４Ｐａ とすることができる。その後、レジストパターニングを
行い、ドライエッチングを行うことによって、層間絶縁
層２６上に堆積した不要のアルミニウム層４２、バリア
メタル層４０及び金属３２を除去し、上層配線を形成す
る。その後、通常の工程を経ることによって半導体装置
を完成させる。尚、ドライエッチングの条件を、例え
ば、ＥＣＲ印加型エッチャーを使用して、 使用ガス ：ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー：１ｋＷ ＲＦパワー ：５０Ｗ 圧力 ：２１．３Ｐａ とすることができる。こうして、本発明のシリサイドプ
ラグの形成方法を適用した半導体装置を完成する。
【００３３】（実施例−２）
実施例−２は、本発明の方法の第２の態様を具体化した
例である。以下、各工程を詳しく説明するが、その概要
は以下のとおりである。 ［工程−２００］〜［工程−２２０］ 下層配線層２４上に形成された層間絶縁層２６に開口部
２８を形成する。 ［工程−２３０］ 開口部２８内にＳｉ系材料３０を堆積させる。 ［工程−２４０］ 開口部内に堆積したＳｉ系材料と金属とが反応する温度
にＳｉ系材料を保持しながら、開口部２８内に堆積した
Ｓｉ系材料３０上に金属３２を堆積させつつ、Ｓｉ系材
料と金属とを反応させてシリサイドプラグ３４を形成す
る。 ［工程−２５０］ Ｓｉ系材料と未反応の金属３２を除去する。 ［工程−２６０］ シリサイドプラグ３４を熱処理する。
例である。以下、各工程を詳しく説明するが、その概要
は以下のとおりである。 ［工程−２００］〜［工程−２２０］ 下層配線層２４上に形成された層間絶縁層２６に開口部
２８を形成する。 ［工程−２３０］ 開口部２８内にＳｉ系材料３０を堆積させる。 ［工程−２４０］ 開口部内に堆積したＳｉ系材料と金属とが反応する温度
にＳｉ系材料を保持しながら、開口部２８内に堆積した
Ｓｉ系材料３０上に金属３２を堆積させつつ、Ｓｉ系材
料と金属とを反応させてシリサイドプラグ３４を形成す
る。 ［工程−２５０］ Ｓｉ系材料と未反応の金属３２を除去する。 ［工程−２６０］ シリサイドプラグ３４を熱処理する。
【００３４】尚、上記の［工程−２００］〜［工程−２
４０］までは、実施例−１の［工程−１００］〜［工程
−１４０］と同様とすることができるので、その詳細な
説明は省略し、［工程−２５０］以降を以下説明する。
４０］までは、実施例−１の［工程−１００］〜［工程
−１４０］と同様とすることができるので、その詳細な
説明は省略し、［工程−２５０］以降を以下説明する。
【００３５】［工程−２５０］
ＣｏＳｉXから成るシリサイドプラグ３４を形成した
後、層間絶縁層２６上に堆積した、Ｓｉ系材料３０とは
未反応の金属３２を選択的にエッチングする（図２の
（Ａ）参照）。例えば、エッチング液（ＮＨ4ＯＨ：Ｈ2
Ｏ2：Ｈ2Ｏ＝１：２：２）に半導体基板全体を１０分間
浸漬することによって、未反応の金属３２を除去するこ
とができる。
後、層間絶縁層２６上に堆積した、Ｓｉ系材料３０とは
未反応の金属３２を選択的にエッチングする（図２の
（Ａ）参照）。例えば、エッチング液（ＮＨ4ＯＨ：Ｈ2
Ｏ2：Ｈ2Ｏ＝１：２：２）に半導体基板全体を１０分間
浸漬することによって、未反応の金属３２を除去するこ
とができる。
【００３６】［工程−２６０］その後、安定したシリサ
イド（本実施例ではＣｏＳｉ2）を形成するために、シ
リサイドプラグに対して８００゜Ｃ×３０秒程度の熱処
理を施す。
イド（本実施例ではＣｏＳｉ2）を形成するために、シ
リサイドプラグに対して８００゜Ｃ×３０秒程度の熱処
理を施す。
【００３７】［工程−２７０］次いで、実施例−１の
［工程−１５０］と概ね同様の工程により、バリアメタ
ル層４０及び上層配線層４２から成る上層配線を形成す
る（図２の（Ｂ）参照）。実施例−１の［工程−１５
０］と相違する点は、層間絶縁層２６上の金属は既に除
去されている点だけである。
［工程−１５０］と概ね同様の工程により、バリアメタ
ル層４０及び上層配線層４２から成る上層配線を形成す
る（図２の（Ｂ）参照）。実施例−１の［工程−１５
０］と相違する点は、層間絶縁層２６上の金属は既に除
去されている点だけである。
【００３８】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されない。下
層配線層として、ソース・ドレイン領域を例にとり説明
したが、ゲート電極部、コンタクトホールやビヤホール
の下方に形成された半導体材料や金属材料から成る配線
層等の各種配線層にも本発明の方法を適用することがで
きる。
明したが、本発明はこれらの実施例に限定されない。下
層配線層として、ソース・ドレイン領域を例にとり説明
したが、ゲート電極部、コンタクトホールやビヤホール
の下方に形成された半導体材料や金属材料から成る配線
層等の各種配線層にも本発明の方法を適用することがで
きる。
【００３９】各工程において使用される材料、条件、数
値等は例示であり、適宜変更することができる。金属と
して、Ｃｏ以外にも、Ｚｒ，Ｈｆ、Ｎｉ、Ｐｄ、Ｐｔ、
Ｃｕ、Ａｕ、Ａｇを使用することができる。これらの金
属のＳｉ系材料上への堆積は、スパッタリング法だけで
なく、ＥＢ蒸着法、ＣＶＤ法等で行うことができる。上
層配線の材料として、アルミニウム以外にも、アルミニ
ウム合金、Ｃｕ、Ａｇ、Ｗ、Ｍｏ等の金属を使用するこ
とができる。アルミニウム層の下地として、層間絶縁層
２６上に堆積させたＣｏの代わりに、Ｔｉ、Ｎｉ、Ｗ、
Ｍｏ等の高融点金属、貴金属、遷移金属、半導体物質を
用いることができる。
値等は例示であり、適宜変更することができる。金属と
して、Ｃｏ以外にも、Ｚｒ，Ｈｆ、Ｎｉ、Ｐｄ、Ｐｔ、
Ｃｕ、Ａｕ、Ａｇを使用することができる。これらの金
属のＳｉ系材料上への堆積は、スパッタリング法だけで
なく、ＥＢ蒸着法、ＣＶＤ法等で行うことができる。上
層配線の材料として、アルミニウム以外にも、アルミニ
ウム合金、Ｃｕ、Ａｇ、Ｗ、Ｍｏ等の金属を使用するこ
とができる。アルミニウム層の下地として、層間絶縁層
２６上に堆積させたＣｏの代わりに、Ｔｉ、Ｎｉ、Ｗ、
Ｍｏ等の高融点金属、貴金属、遷移金属、半導体物質を
用いることができる。
【００４０】
【発明の効果】本発明のシリサイドプラグの形成方法に
おいては、Ｓｉ系材料を所定の温度に保持して金属を堆
積させるので、Ｓｉ系材料上での金属のカバレッジに優
れる。しかも、金属をＳｉ系材料に堆積させながら、金
属とＳｉ系材料を反応させるので、金属原子のＳｉ系材
料中への拡散が活発に起こり、開口部内のＳｉ系材料中
に金属が均一に拡散する。それ故、最終的に形成される
シリサイドプラグの深さ方向の抵抗値が均一となる。ま
た、シリサイドプラグの表面モフォロジーもより均一と
なる。更に、微細な開口部に安定してシリサイドプラグ
を形成することができる。
おいては、Ｓｉ系材料を所定の温度に保持して金属を堆
積させるので、Ｓｉ系材料上での金属のカバレッジに優
れる。しかも、金属をＳｉ系材料に堆積させながら、金
属とＳｉ系材料を反応させるので、金属原子のＳｉ系材
料中への拡散が活発に起こり、開口部内のＳｉ系材料中
に金属が均一に拡散する。それ故、最終的に形成される
シリサイドプラグの深さ方向の抵抗値が均一となる。ま
た、シリサイドプラグの表面モフォロジーもより均一と
なる。更に、微細な開口部に安定してシリサイドプラグ
を形成することができる。
【００４１】シリサイドが開口部内に均一に形成され、
しかもシリサイドプラグの表面モフォロジーも均一であ
るため、その後形成するバリヤメタル層や金属配線層を
均一に形成することができるし、アルミニウム合金等の
突き抜けが発生することもない。
しかもシリサイドプラグの表面モフォロジーも均一であ
るため、その後形成するバリヤメタル層や金属配線層を
均一に形成することができるし、アルミニウム合金等の
突き抜けが発生することもない。
【図１】本発明の第１の態様に係るシリサイドプラグの
形成方法の各工程を説明するための、半導体素子の模式
的な一部断面図である。
形成方法の各工程を説明するための、半導体素子の模式
的な一部断面図である。
【図２】本発明の第２の態様に係るシリサイドプラグの
形成方法の工程の一部を説明するための、半導体素子の
模式的な一部断面図である。
形成方法の工程の一部を説明するための、半導体素子の
模式的な一部断面図である。
【図３】本発明のシリサイドプラグの形成方法における
金属がＳｉ系材料中に拡散していく状態を説明するため
の、半導体素子の模式的な一部断面図である。
金属がＳｉ系材料中に拡散していく状態を説明するため
の、半導体素子の模式的な一部断面図である。
【図４】従来のシリサイドプラグの形成方法の各工程を
説明するための、半導体素子の模式的な一部断面図であ
る。
説明するための、半導体素子の模式的な一部断面図であ
る。
１０ 半導体基板
１２ 素子分離領域
１４ ゲート酸化膜
１６ ポリシリコン層
１８ ＷＳｉ2層
２０ サイドウォール
２２ ゲート電極領域
２４ ソース・ドレイン領域（下層配線層）
２６ 層間絶縁層
２８ 開口部
３０ Ｓｉ系材料
３２ 金属
３４ シリサイドプラグ
４０ バリアメタル層
４２ 上層配線層
Claims (2)
- 【請求項１】（イ）下層配線層上に形成された層間絶縁
層に開口部を形成する工程と、 （ロ）開口部内にＳｉ系材料を堆積させる工程と、 （ハ）開口部内に堆積したＳｉ系材料と金属とが反応す
る温度に該Ｓｉ系材料を保持しながら、開口部内に堆積
したＳｉ系材料上に金属をスパッタ法にて堆積させつつ
Ｓｉ系材料と金属とを反応させて開口部内に、化学量論
比ではないシリサイドから成るシリサイドプラグを形成
する工程と、（ニ）Ｓｉ系材料と未反応の金属を除去する工程と、 （ホ）シリサイドプラグを熱処理することによって、化
学量論比を有するシリサイドから成るシリサイドプラグ
を得る工程、 から成ることを特徴とする半導体装置におけるシリサイ
ドプラグの形成方法。 - 【請求項２】 金属は、Ｚｒ，Ｈｆ、Ｃｏ、Ｎｉ、Ｐｄ、
Ｐｔ、Ｃｕ、Ａｕ、Ａｇから成る群から選択されること
を特徴とする請求項１に記載の半導体装置におけるシリ
サイドプラグの形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948792A JP3469595B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体装置におけるシリサイドプラグの形成方法 |
| US08/591,913 US5700722A (en) | 1992-08-06 | 1996-01-25 | Process for forming silicide plugs in semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948792A JP3469595B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体装置におけるシリサイドプラグの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661178A JPH0661178A (ja) | 1994-03-04 |
| JP3469595B2 true JP3469595B2 (ja) | 2003-11-25 |
Family
ID=16892938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22948792A Expired - Lifetime JP3469595B2 (ja) | 1992-08-06 | 1992-08-06 | 半導体装置におけるシリサイドプラグの形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5700722A (ja) |
| JP (1) | JP3469595B2 (ja) |
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| US5854127A (en) * | 1997-03-13 | 1998-12-29 | Micron Technology, Inc. | Method of forming a contact landing pad |
| JP3926011B2 (ja) | 1997-12-24 | 2007-06-06 | 株式会社ルネサステクノロジ | 半導体装置の設計方法 |
| US5904507A (en) * | 1998-02-23 | 1999-05-18 | National Semiconductor Corporation | Programmable anti-fuses using laser writing |
| JP2001223268A (ja) | 2000-02-07 | 2001-08-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2003133444A (ja) * | 2001-08-10 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US20070269974A1 (en) * | 2002-08-23 | 2007-11-22 | Park Hee-Sook | Methods for forming a metal contact in a semiconductor device in which an ohmic layer is formed while forming a barrier metal layer |
| KR100459717B1 (ko) * | 2002-08-23 | 2004-12-03 | 삼성전자주식회사 | 반도체 소자의 금속 콘택 형성 방법 |
| US7056794B2 (en) * | 2004-01-09 | 2006-06-06 | International Business Machines Corporation | FET gate structure with metal gate electrode and silicide contact |
| KR100596880B1 (ko) * | 2004-09-01 | 2006-07-05 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 형성 방법 |
| US7491643B2 (en) * | 2006-05-24 | 2009-02-17 | International Business Machines Corporation | Method and structure for reducing contact resistance between silicide contact and overlying metallization |
| EP1909319A1 (en) * | 2006-10-03 | 2008-04-09 | STMicroelectronics (Crolles 2) SAS | Low resistance interconnect |
| US7948064B2 (en) | 2008-09-30 | 2011-05-24 | Infineon Technologies Ag | System on a chip with on-chip RF shield |
| CN102350605B (zh) * | 2011-08-24 | 2014-05-21 | 江苏阳明船舶装备制造技术有限公司 | 一种用于合拢管测量再现系统的变位机 |
| US8975662B2 (en) * | 2012-06-14 | 2015-03-10 | Infineon Technologies Austria Ag | Method of manufacturing a semiconductor device using an impurity source containing a metallic recombination element and semiconductor device |
| KR102033496B1 (ko) | 2013-07-12 | 2019-10-17 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
| US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE32613E (en) * | 1980-04-17 | 1988-02-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device |
| JPS61170030A (ja) * | 1985-01-23 | 1986-07-31 | Nec Corp | 高融点金属シリサイドの形成方法 |
| US4647361A (en) * | 1985-09-03 | 1987-03-03 | International Business Machines Corporation | Sputtering apparatus |
| US4818723A (en) * | 1985-11-27 | 1989-04-04 | Advanced Micro Devices, Inc. | Silicide contact plug formation technique |
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-
1992
- 1992-08-06 JP JP22948792A patent/JP3469595B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-25 US US08/591,913 patent/US5700722A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661178A (ja) | 1994-03-04 |
| US5700722A (en) | 1997-12-23 |
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