JP2001015735A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 54
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 76
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 74
- 239000010703 silicon Substances 0.000 claims description 74
- 238000009792 diffusion process Methods 0.000 claims description 60
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 50
- 229910052751 metal Inorganic materials 0.000 claims description 43
- 239000002184 metal Substances 0.000 claims description 43
- 229910017052 cobalt Inorganic materials 0.000 claims description 40
- 239000010941 cobalt Substances 0.000 claims description 40
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 38
- 229910052759 nickel Inorganic materials 0.000 claims description 24
- 238000010438 heat treatment Methods 0.000 claims description 18
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 11
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 238000007772 electroless plating Methods 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 238000007747 plating Methods 0.000 description 16
- 238000006243 chemical reaction Methods 0.000 description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910021352 titanium disilicide Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 229910005883 NiSi Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000003638 chemical reducing agent Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonia chloride Chemical compound [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 2
- OFOBLEOULBTSOW-UHFFFAOYSA-N Malonic acid Chemical compound OC(=O)CC(O)=O OFOBLEOULBTSOW-UHFFFAOYSA-N 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- PIBWKRNGBLPSSY-UHFFFAOYSA-L palladium(II) chloride Chemical compound Cl[Pd]Cl PIBWKRNGBLPSSY-UHFFFAOYSA-L 0.000 description 2
- KWSLGOVYXMQPPX-UHFFFAOYSA-N 5-[3-(trifluoromethyl)phenyl]-2h-tetrazole Chemical compound FC(F)(F)C1=CC=CC(C2=NNN=N2)=C1 KWSLGOVYXMQPPX-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910021586 Nickel(II) chloride Inorganic materials 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 235000019270 ammonium chloride Nutrition 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- RJTANRZEWTUVMA-UHFFFAOYSA-N boron;n-methylmethanamine Chemical compound [B].CNC RJTANRZEWTUVMA-UHFFFAOYSA-N 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- GVPFVAHMJGGAJG-UHFFFAOYSA-L cobalt dichloride Chemical compound [Cl-].[Cl-].[Co+2] GVPFVAHMJGGAJG-UHFFFAOYSA-L 0.000 description 1
- 229910001429 cobalt ion Inorganic materials 0.000 description 1
- XLJKHNWPARRRJB-UHFFFAOYSA-N cobalt(2+) Chemical compound [Co+2] XLJKHNWPARRRJB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- QMMRZOWCJAIUJA-UHFFFAOYSA-L nickel dichloride Chemical compound Cl[Ni]Cl QMMRZOWCJAIUJA-UHFFFAOYSA-L 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 238000010979 pH adjustment Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- HELHAJAZNSDZJO-OLXYHTOASA-L sodium L-tartrate Chemical compound [Na+].[Na+].[O-]C(=O)[C@H](O)[C@@H](O)C([O-])=O HELHAJAZNSDZJO-OLXYHTOASA-L 0.000 description 1
- 229910001379 sodium hypophosphite Inorganic materials 0.000 description 1
- 229960002167 sodium tartrate Drugs 0.000 description 1
- 239000001433 sodium tartrate Substances 0.000 description 1
- 235000011004 sodium tartrates Nutrition 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- NMJKIRUDPFBRHW-UHFFFAOYSA-N titanium Chemical compound [Ti].[Ti] NMJKIRUDPFBRHW-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
- H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
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Abstract
(57)【要約】
【課題】ゲート電極上には耐熱性の高いシリサイド膜
を、拡散層上には良好な接合リーク特性が得られるシリ
サイド膜を有する半導体装置及びその製造方法の提供。 【解決手段】素子分離酸化膜で分離されたシリコン基板
に、ゲート絶縁膜、ゲートシリコン膜（図１の１０４）
とゲートシリコン膜により自己整合的に形成された拡散
層（図１の１０６）とサイドウォールとから構成される
トランジスタを有し、ゲートシリコン膜の上には第１コ
バルト膜（図１の１０８ａ）と第２コバルト膜（図１の
１０８ｂ）が積層され、拡散層上には第２コバルト膜の
みが形成され、この厚みの異なるコバルト膜がシリコン
と反応することによって、ゲートシリコン上には厚いシ
リサイド膜が、拡散層上には薄いシリサイド膜が同時に
形成される。
を、拡散層上には良好な接合リーク特性が得られるシリ
サイド膜を有する半導体装置及びその製造方法の提供。 【解決手段】素子分離酸化膜で分離されたシリコン基板
に、ゲート絶縁膜、ゲートシリコン膜（図１の１０４）
とゲートシリコン膜により自己整合的に形成された拡散
層（図１の１０６）とサイドウォールとから構成される
トランジスタを有し、ゲートシリコン膜の上には第１コ
バルト膜（図１の１０８ａ）と第２コバルト膜（図１の
１０８ｂ）が積層され、拡散層上には第２コバルト膜の
みが形成され、この厚みの異なるコバルト膜がシリコン
と反応することによって、ゲートシリコン上には厚いシ
リサイド膜が、拡散層上には薄いシリサイド膜が同時に
形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、半導体装置のゲート電極上およ
び拡散層上にシリサイド膜を形成するサリサイド技術を
用いて作製される半導体装置及びその製造方法に関す
る。
製造方法に関し、特に、半導体装置のゲート電極上およ
び拡散層上にシリサイド膜を形成するサリサイド技術を
用いて作製される半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置のゲート電極および拡散層上
に自己整合的にシリサイド膜を形成するシリサイド（自
己整合シリサイド：Ｓｅｌｆ Ａｌｉｇｎ Ｓｉｌｉｃ
ｉｄｅ、サリサイド）技術においては、ゲート電極と拡
散層上に、電気抵抗が低く、かつ、安定したシリサイド
膜を形成することが重要である。このため、従来は、シ
リサイド膜の比抵抗が低く、ｐ型およびｎ型の両シリコ
ンに対して適当なショットキー障壁高さを有するチタン
（Ｔｉ）を用いたサリサイド技術が採用されてきた。
に自己整合的にシリサイド膜を形成するシリサイド（自
己整合シリサイド：Ｓｅｌｆ Ａｌｉｇｎ Ｓｉｌｉｃ
ｉｄｅ、サリサイド）技術においては、ゲート電極と拡
散層上に、電気抵抗が低く、かつ、安定したシリサイド
膜を形成することが重要である。このため、従来は、シ
リサイド膜の比抵抗が低く、ｐ型およびｎ型の両シリコ
ンに対して適当なショットキー障壁高さを有するチタン
（Ｔｉ）を用いたサリサイド技術が採用されてきた。
【０００３】しかしながら、従来のシリサイド膜形成方
法では、半導体装置の微細化にともなってゲート電極や
拡散層表面の不純物濃度も高くなり、さらにパターンも
微細化するため、チタンでは、特にｎ型拡散層上におい
て高抵抗のＣ４９構造チタン・ダイシリサイド（ＴｉＳ
ｉ２）から、抵抗の低いＣ５４構造チタン・ダイシリサ
イドに相転移する温度が高くなり、ｐ型シリコン上にお
ける相転移温度との差が大きくなる。
法では、半導体装置の微細化にともなってゲート電極や
拡散層表面の不純物濃度も高くなり、さらにパターンも
微細化するため、チタンでは、特にｎ型拡散層上におい
て高抵抗のＣ４９構造チタン・ダイシリサイド（ＴｉＳ
ｉ２）から、抵抗の低いＣ５４構造チタン・ダイシリサ
イドに相転移する温度が高くなり、ｐ型シリコン上にお
ける相転移温度との差が大きくなる。
【０００４】そのため、ｎ型拡散層にシリサイド化の熱
処理温度をあわせると、ｐ型ゲートおよびｐ型拡散層上
では過剰なシリサイド反応によるｐｎ接合リーク特性の
劣化やシリサイド膜の凝集などの問題が生じる。一方、
ｐ型ゲートやｐ型拡散層にシリサイド化熱処理温度をあ
わせるとｎ型拡散層上ではシリサイド反応不足によるシ
リサイド膜の高抵抗化やシリサイドの薄膜化に起因する
耐熱性の低下を生じることから、ゲート電極と拡散層上
に自己整合的にシリサイド膜を形成する技術としては十
分ではなかった。
処理温度をあわせると、ｐ型ゲートおよびｐ型拡散層上
では過剰なシリサイド反応によるｐｎ接合リーク特性の
劣化やシリサイド膜の凝集などの問題が生じる。一方、
ｐ型ゲートやｐ型拡散層にシリサイド化熱処理温度をあ
わせるとｎ型拡散層上ではシリサイド反応不足によるシ
リサイド膜の高抵抗化やシリサイドの薄膜化に起因する
耐熱性の低下を生じることから、ゲート電極と拡散層上
に自己整合的にシリサイド膜を形成する技術としては十
分ではなかった。
【０００５】そこで、例えば、Ｋ． Ｇｏｔｏ ｅｔ
ａｌ、 Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉ
ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎＤｅｖｉｃｅ Ｍｅｅｔｉｎｇ １９９５ （ＩＥＤ
Ｍ９５）、 ｐｐ４４９−４５２．（１９９５）には、
チタンよりもｐ型シリコンとｎ型シリコンとの間のシリ
サイド化反応温度に差が少ないコバルト（Ｃｏ）を用い
てゲート電極上および拡散層上に自己整合的にシリサイ
ド膜を選択的に形成する手法が開示されている。
ａｌ、 Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉ
ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎＤｅｖｉｃｅ Ｍｅｅｔｉｎｇ １９９５ （ＩＥＤ
Ｍ９５）、 ｐｐ４４９−４５２．（１９９５）には、
チタンよりもｐ型シリコンとｎ型シリコンとの間のシリ
サイド化反応温度に差が少ないコバルト（Ｃｏ）を用い
てゲート電極上および拡散層上に自己整合的にシリサイ
ド膜を選択的に形成する手法が開示されている。
【０００６】この従来のシリサイド膜形成方法について
図３を参照して説明する。図３は、従来のシリサイド膜
形成方法を製造工程順に示す工程断面図である。
図３を参照して説明する。図３は、従来のシリサイド膜
形成方法を製造工程順に示す工程断面図である。
【０００７】まず、図３（ａ）に示すように、シリコン
基板１０１上の所定の領域に、選択酸化（ＬＯＣＯＳ）
法により形成した素子分離領域１０２、ゲート酸化膜１
０３、ゲートシリコン膜１０４、サイドウォール１０
５、１００ｎｍのｎ＋／ｐ接合深さを有する拡散層１０
６より構成されるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属−酸化膜−半導体
電界効果型トランジスタ）を形成する。
基板１０１上の所定の領域に、選択酸化（ＬＯＣＯＳ）
法により形成した素子分離領域１０２、ゲート酸化膜１
０３、ゲートシリコン膜１０４、サイドウォール１０
５、１００ｎｍのｎ＋／ｐ接合深さを有する拡散層１０
６より構成されるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属−酸化膜−半導体
電界効果型トランジスタ）を形成する。
【０００８】次に、図３（ｂ）に示すように、ＭＯＳＦ
ＥＴの上に、第２コバルト（Ｃｏ）膜１０８ｂをスパッ
タ法により１０ｎｍ程度の厚みで形成し、続いて、その
上層に窒化チタン（ＴｉＮ）膜１０９をスパッタ法によ
り３０ｎｍ程度の厚さで形成する。この窒化チタン膜１
０９は、コバルトのシリサイド化熱処理時の酸化を防止
することを目的として形成されるものである。
ＥＴの上に、第２コバルト（Ｃｏ）膜１０８ｂをスパッ
タ法により１０ｎｍ程度の厚みで形成し、続いて、その
上層に窒化チタン（ＴｉＮ）膜１０９をスパッタ法によ
り３０ｎｍ程度の厚さで形成する。この窒化チタン膜１
０９は、コバルトのシリサイド化熱処理時の酸化を防止
することを目的として形成されるものである。
【０００９】続いて、図３（ｃ）に示すように、ランプ
急速加熱法により、窒素雰囲気中においてシリコン基板
１０１を５５０℃、３０秒の第１の熱処理を施すことに
より、ゲートシリコン膜１０４および拡散層１０６の表
面部と第２コバルト膜１０８ｂとを反応させて、Ｃｏと
Ｓｉの反応層であるＣｏｘＳｉｙ膜１１０（ｘ≧ｙ）を
ゲートシリコン膜１０４上と拡散層１０６上に自己整合
的に形成する。
急速加熱法により、窒素雰囲気中においてシリコン基板
１０１を５５０℃、３０秒の第１の熱処理を施すことに
より、ゲートシリコン膜１０４および拡散層１０６の表
面部と第２コバルト膜１０８ｂとを反応させて、Ｃｏと
Ｓｉの反応層であるＣｏｘＳｉｙ膜１１０（ｘ≧ｙ）を
ゲートシリコン膜１０４上と拡散層１０６上に自己整合
的に形成する。
【００１０】そして、図３（ｄ）に示すように、窒化チ
タン膜１０９および素子分離領域やサイドウォール上に
残っている未反応のコバルト膜をウエットエッチング法
により順次除去した後、ランプ急速加熱法により、窒素
雰囲気中で７５０〜９００℃、３０秒の第２の熱処理を
施して、ゲートシリコン膜１０４および拡散層１０６表
面上のＣｏｘＳｉｙ膜１１０を熱的・組成的に安定で、
抵抗も低いコバルト・ダイシリサイド（ＣｏＳｉ２）膜
１１１ａに相転移させる。
タン膜１０９および素子分離領域やサイドウォール上に
残っている未反応のコバルト膜をウエットエッチング法
により順次除去した後、ランプ急速加熱法により、窒素
雰囲気中で７５０〜９００℃、３０秒の第２の熱処理を
施して、ゲートシリコン膜１０４および拡散層１０６表
面上のＣｏｘＳｉｙ膜１１０を熱的・組成的に安定で、
抵抗も低いコバルト・ダイシリサイド（ＣｏＳｉ２）膜
１１１ａに相転移させる。
【００１１】この手法では、チタンのかわりにコバルト
をシリサイド化金属として用い、熱処理時のコバルトの
酸化防止膜として窒化チタン膜をコバルト膜上に形成す
ることにより、上述の高濃度不純物領域におけるＣ４９
構造チタン・ダイシリサイドからＣ５４構造チタン・ダ
イシリサイドへの相転移温度差の上昇に起因するシリサ
イド膜の高抵抗化やシリサイド膜の凝集などの問題を解
決することができる。
をシリサイド化金属として用い、熱処理時のコバルトの
酸化防止膜として窒化チタン膜をコバルト膜上に形成す
ることにより、上述の高濃度不純物領域におけるＣ４９
構造チタン・ダイシリサイドからＣ５４構造チタン・ダ
イシリサイドへの相転移温度差の上昇に起因するシリサ
イド膜の高抵抗化やシリサイド膜の凝集などの問題を解
決することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
たサリサイド技術は、ゲート上と拡散層上にほぼ同等の
膜厚のシリサイド膜を自己整合的に形成するため、多結
晶シリコンより構成されるゲート電極上のシリサイド膜
の耐熱性は、単結晶である拡散層上に形成されるシリサ
イド膜の耐熱性と比較して低くなり、デバイス自体の耐
熱性はゲート上のシリサイド膜の耐熱性により決定され
てしまうという問題が生じる。また、耐熱性を改善する
にはシリサイドの厚膜化が有効であるが、ｐｎ接合の浅
い拡散層に対してシリサイドを厚膜化すると、接合リー
ク電流が増加してしまうという問題が生じる。
たサリサイド技術は、ゲート上と拡散層上にほぼ同等の
膜厚のシリサイド膜を自己整合的に形成するため、多結
晶シリコンより構成されるゲート電極上のシリサイド膜
の耐熱性は、単結晶である拡散層上に形成されるシリサ
イド膜の耐熱性と比較して低くなり、デバイス自体の耐
熱性はゲート上のシリサイド膜の耐熱性により決定され
てしまうという問題が生じる。また、耐熱性を改善する
にはシリサイドの厚膜化が有効であるが、ｐｎ接合の浅
い拡散層に対してシリサイドを厚膜化すると、接合リー
ク電流が増加してしまうという問題が生じる。
【００１３】本発明は上記問題点を鑑みてなされたもの
であり、その主たる目的は、サリサイド技術の改良に関
し、特に、ゲート電極上には耐熱性の高いシリサイド膜
を、拡散層上には良好な接合リーク特性が得られるシリ
サイド膜を有する半導体装置及びその製造方法を提供す
ることにある。
であり、その主たる目的は、サリサイド技術の改良に関
し、特に、ゲート電極上には耐熱性の高いシリサイド膜
を、拡散層上には良好な接合リーク特性が得られるシリ
サイド膜を有する半導体装置及びその製造方法を提供す
ることにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、素子分離酸化膜で
分離されたシリコン基板の所定の領域に、ゲート絶縁膜
を介して形成されたシリコンからなるゲート電極と該ゲ
ート電極により自己整合的に形成された拡散層と前記ゲ
ート電極の側壁に形成されたサイドウォールとから構成
されるトランジスタを有し、前記ゲート電極及び前記拡
散層の上層には、前記ゲート電極及び前記拡散層上に形
成した金属膜をシリサイド化してなるシリサイド膜を有
する半導体装置において、前記ゲート電極上のシリサイ
ド膜が、前記拡散層上のシリサイド膜よりも厚く形成さ
れているものである。
に、本発明は、第１の視点において、素子分離酸化膜で
分離されたシリコン基板の所定の領域に、ゲート絶縁膜
を介して形成されたシリコンからなるゲート電極と該ゲ
ート電極により自己整合的に形成された拡散層と前記ゲ
ート電極の側壁に形成されたサイドウォールとから構成
されるトランジスタを有し、前記ゲート電極及び前記拡
散層の上層には、前記ゲート電極及び前記拡散層上に形
成した金属膜をシリサイド化してなるシリサイド膜を有
する半導体装置において、前記ゲート電極上のシリサイ
ド膜が、前記拡散層上のシリサイド膜よりも厚く形成さ
れているものである。
【００１５】また、本発明は、第２の視点において、半
導体装置の製造方法を提供する。該製造方法は、素子分
離酸化膜で分離されたシリコン基板の所定の領域にゲー
ト酸化膜を介してシリコンよりなるゲート電極を形成
し、前記ゲート電極により自己整合的に拡散層を配設
し、前記ゲート電極の両側面に絶縁膜よりなるサイドウ
ォールを設けてトランジスタを形成した後、前記ゲート
電極上および前記拡散層上に選択的にシリサイド膜を形
成する半導体装置の製造方法において、前記シリサイド
膜を形成するに際し、（ａ）前記トランジスタの前記ゲ
ート電極のみが露出するように前記シリコン基板上にマ
スク膜を形成する工程と、（ｂ）露出した前記ゲート電
極上のみに第１金属膜を選択的に形成後、前記マスク膜
を除去する工程と、（ｃ）前記シリコン基板上に前記第
１金属膜と同一元素よりなる第２金属膜を形成する工程
と、（ｄ）前記シリコン基板に熱処理を施し、前記ゲー
ト電極および前記拡散層と前記第１金属膜および前記第
２金属膜とを反応させ、シリサイド膜を形成する工程
と、（ｅ）前記第１金属膜および第２金属膜の未反応部
分を除去する工程と、を少なくとも有するものである。
導体装置の製造方法を提供する。該製造方法は、素子分
離酸化膜で分離されたシリコン基板の所定の領域にゲー
ト酸化膜を介してシリコンよりなるゲート電極を形成
し、前記ゲート電極により自己整合的に拡散層を配設
し、前記ゲート電極の両側面に絶縁膜よりなるサイドウ
ォールを設けてトランジスタを形成した後、前記ゲート
電極上および前記拡散層上に選択的にシリサイド膜を形
成する半導体装置の製造方法において、前記シリサイド
膜を形成するに際し、（ａ）前記トランジスタの前記ゲ
ート電極のみが露出するように前記シリコン基板上にマ
スク膜を形成する工程と、（ｂ）露出した前記ゲート電
極上のみに第１金属膜を選択的に形成後、前記マスク膜
を除去する工程と、（ｃ）前記シリコン基板上に前記第
１金属膜と同一元素よりなる第２金属膜を形成する工程
と、（ｄ）前記シリコン基板に熱処理を施し、前記ゲー
ト電極および前記拡散層と前記第１金属膜および前記第
２金属膜とを反応させ、シリサイド膜を形成する工程
と、（ｅ）前記第１金属膜および第２金属膜の未反応部
分を除去する工程と、を少なくとも有するものである。
【００１６】本発明は、上記構成により、ゲート電極上
には拡散層上よりも厚い金属膜が形成されるため、金属
膜がシリサイド化して形成されるシリサイド膜の膜厚
も、ゲート電極上のほうが拡散層上よりも厚くなる。そ
のため、ゲート電極上のシリサイド膜の耐熱性を向上さ
せることができる一方、拡散層上のシリサイド膜ではｐ
ｎ接合リーク特性の劣化を防ぐことができる。
には拡散層上よりも厚い金属膜が形成されるため、金属
膜がシリサイド化して形成されるシリサイド膜の膜厚
も、ゲート電極上のほうが拡散層上よりも厚くなる。そ
のため、ゲート電極上のシリサイド膜の耐熱性を向上さ
せることができる一方、拡散層上のシリサイド膜ではｐ
ｎ接合リーク特性の劣化を防ぐことができる。
【００１７】
【発明の実施の形態】本発明に係る半導体装置は、その
好ましい一実施の形態において、素子分離酸化膜で分離
されたシリコン基板に、ゲート絶縁膜、ゲートシリコン
膜（図１の１０４）とゲートシリコン膜により自己整合
的に形成された拡散層（図１の１０６）とサイドウォー
ルとから構成されるトランジスタを有し、ゲートシリコ
ン膜の上には第１コバルト膜（図１の１０８ａ）と第２
コバルト膜（図１の１０８ｂ）が積層され、拡散層上に
は第２コバルト膜のみが形成され、この厚みの異なるコ
バルト膜がシリコンと反応することによって、ゲートシ
リコン上には厚いシリサイド膜が、拡散層上には薄いシ
リサイド膜が同時に形成される。
好ましい一実施の形態において、素子分離酸化膜で分離
されたシリコン基板に、ゲート絶縁膜、ゲートシリコン
膜（図１の１０４）とゲートシリコン膜により自己整合
的に形成された拡散層（図１の１０６）とサイドウォー
ルとから構成されるトランジスタを有し、ゲートシリコ
ン膜の上には第１コバルト膜（図１の１０８ａ）と第２
コバルト膜（図１の１０８ｂ）が積層され、拡散層上に
は第２コバルト膜のみが形成され、この厚みの異なるコ
バルト膜がシリコンと反応することによって、ゲートシ
リコン上には厚いシリサイド膜が、拡散層上には薄いシ
リサイド膜が同時に形成される。
【００１８】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１９】［実施例１］図１を参照して、本発明の第
１の実施例に係る半導体装置及びその製造方法について
説明する。図１は、第１の実施例に係る半導体装置の製
造方法を工程順に模式的に示した工程断面図である。
１の実施例に係る半導体装置及びその製造方法について
説明する。図１は、第１の実施例に係る半導体装置の製
造方法を工程順に模式的に示した工程断面図である。
【００２０】まず、図１（ａ）に示すように、シリコン
基板１０１上の所定の領域にシリコン酸化膜より構成さ
れる、深さ３００〜４００ｎｍ、幅２００〜５００ｎｍ
程度の溝埋め込み構造の素子分離領域１０２を介して、
厚さ５ｎｍ程度のゲート酸化膜１０３、幅１００〜２５
０ｎｍ、厚さ１００〜１５０ｎｍ程度のシリコンより構
成されるゲートシリコン膜１０４、ゲートシリコン膜の
側壁部に設けられた幅８０〜１００ｎｍ程度のシリコン
酸化膜より構成されるサイドウォール１０５、サイドウ
ォールの両側部に設けられた拡散層１０６より構成され
るＭＯＳトランジスタを既知の材料と手法を用いて形成
する。
基板１０１上の所定の領域にシリコン酸化膜より構成さ
れる、深さ３００〜４００ｎｍ、幅２００〜５００ｎｍ
程度の溝埋め込み構造の素子分離領域１０２を介して、
厚さ５ｎｍ程度のゲート酸化膜１０３、幅１００〜２５
０ｎｍ、厚さ１００〜１５０ｎｍ程度のシリコンより構
成されるゲートシリコン膜１０４、ゲートシリコン膜の
側壁部に設けられた幅８０〜１００ｎｍ程度のシリコン
酸化膜より構成されるサイドウォール１０５、サイドウ
ォールの両側部に設けられた拡散層１０６より構成され
るＭＯＳトランジスタを既知の材料と手法を用いて形成
する。
【００２１】次に、図１（ｂ）に示すように、フォトレ
ジストより構成される厚さ約５００〜１０００ｎｍのマ
スク膜１０７をシリコン基板１０１上に形成し、異方性
エッチバックを行ってゲートシリコン膜１０４のみを露
出させる。続いて、例えば、無電解コバルトメッキ法に
より、露出したゲートシリコン膜１０４上のみに選択的
に第１コバルト（Ｃｏ）膜１０８ａを５〜１０ｎｍ程度
の厚みで形成する。
ジストより構成される厚さ約５００〜１０００ｎｍのマ
スク膜１０７をシリコン基板１０１上に形成し、異方性
エッチバックを行ってゲートシリコン膜１０４のみを露
出させる。続いて、例えば、無電解コバルトメッキ法に
より、露出したゲートシリコン膜１０４上のみに選択的
に第１コバルト（Ｃｏ）膜１０８ａを５〜１０ｎｍ程度
の厚みで形成する。
【００２２】ここで、無電解コバルトメッキに用いるメ
ッキ液としては、塩化コバルトを主成分とするもので、
これに還元剤として次亜リン酸ナトリウム、ｐＨ調整や
ｐＨ安定化を目的として酒石酸ナトリウムや塩化アンモ
ニウムなどが添加されているものが好ましく、以下の手
順に従って第１コバルト膜１０８ａを形成することがで
きる。
ッキ液としては、塩化コバルトを主成分とするもので、
これに還元剤として次亜リン酸ナトリウム、ｐＨ調整や
ｐＨ安定化を目的として酒石酸ナトリウムや塩化アンモ
ニウムなどが添加されているものが好ましく、以下の手
順に従って第１コバルト膜１０８ａを形成することがで
きる。
【００２３】まず、シリコン基板１０１を、濃度０．０
１〜０．０５ｇ／リットルの塩化パラジウム（II）溶液
中に１０〜３０秒間程度浸漬し、シリコン基板１０１上
でシリコンが露出しているゲートシリコン膜１０４領域
のみに選択的に、１ｎｍ程度の極めて薄いパラジウム
（Ｐｄ）膜（図示せず）を析出させた後、純水にてウエ
ハを洗浄する。
１〜０．０５ｇ／リットルの塩化パラジウム（II）溶液
中に１０〜３０秒間程度浸漬し、シリコン基板１０１上
でシリコンが露出しているゲートシリコン膜１０４領域
のみに選択的に、１ｎｍ程度の極めて薄いパラジウム
（Ｐｄ）膜（図示せず）を析出させた後、純水にてウエ
ハを洗浄する。
【００２４】なお、この処理は、触媒活性の高いパラジ
ウムをシリコン表面に析出させることによりメッキ膜の
堆積が均一に起こりやすくするためのもので、メッキ時
に清浄なシリコン基板が露出している場合には、塩化パ
ラジウム（II）溶液へのシリコン基板の浸漬処理は必ず
しも必要としない。
ウムをシリコン表面に析出させることによりメッキ膜の
堆積が均一に起こりやすくするためのもので、メッキ時
に清浄なシリコン基板が露出している場合には、塩化パ
ラジウム（II）溶液へのシリコン基板の浸漬処理は必ず
しも必要としない。
【００２５】次に、５０〜９０℃に恒温保持した上述の
メッキ液中にシリコン基板１０１を浸漬し、露出してい
るゲートシリコン膜１０４に選択的に、第１コバルト
（Ｃｏ）膜１０８ａを５〜１０ｎｍ程度の厚みで形成す
るものである。なお、薄く均一な第１コバルト膜１０８
ａを形成するためにメッキ膜の成長速度を低く抑える必
要がある場合やマスク膜であるレジストへの影響を抑え
たい場合は、還元剤濃度を下げる、メッキ液ｐＨを調整
する、メッキ浴を低温化する、などの措置を取ればよ
い。
メッキ液中にシリコン基板１０１を浸漬し、露出してい
るゲートシリコン膜１０４に選択的に、第１コバルト
（Ｃｏ）膜１０８ａを５〜１０ｎｍ程度の厚みで形成す
るものである。なお、薄く均一な第１コバルト膜１０８
ａを形成するためにメッキ膜の成長速度を低く抑える必
要がある場合やマスク膜であるレジストへの影響を抑え
たい場合は、還元剤濃度を下げる、メッキ液ｐＨを調整
する、メッキ浴を低温化する、などの措置を取ればよ
い。
【００２６】また、この無電解コバルトメッキ工程にお
いて、第１コバルト膜成長の選択性が低下して非選択に
なり、マスク膜１０７上にメッキコバルト膜が堆積した
場合でも、マスク膜を除去する際に一緒に除去できるの
で問題となることはない。更に、この第１コバルト膜１
０８ａの形成には、必ずしも無電解メッキ液を用いる必
要はなく、コバルトイオンを含有した溶液中に浸漬して
イオン置換により析出させることもできる。
いて、第１コバルト膜成長の選択性が低下して非選択に
なり、マスク膜１０７上にメッキコバルト膜が堆積した
場合でも、マスク膜を除去する際に一緒に除去できるの
で問題となることはない。更に、この第１コバルト膜１
０８ａの形成には、必ずしも無電解メッキ液を用いる必
要はなく、コバルトイオンを含有した溶液中に浸漬して
イオン置換により析出させることもできる。
【００２７】次に、図１（ｃ）に示すように、マスク膜
１０７を除去した後、スパッタ法等により第２コバルト
（Ｃｏ）膜１０８ｂを１０〜１５ｎｍ程度の厚みで堆積
し、その上層に窒化チタン（ＴｉＮ）膜１０９を１０〜
３０ｎｍ程度の厚みで形成する。この第２コバルト膜１
０８ｂは、スパッタ法に限らず、ＣＶＤ法によりその堆
積を行うことも可能であり、また、ＴｉＮ膜１０９のか
わりにタングステン（Ｗ）膜を用いても良い。
１０７を除去した後、スパッタ法等により第２コバルト
（Ｃｏ）膜１０８ｂを１０〜１５ｎｍ程度の厚みで堆積
し、その上層に窒化チタン（ＴｉＮ）膜１０９を１０〜
３０ｎｍ程度の厚みで形成する。この第２コバルト膜１
０８ｂは、スパッタ法に限らず、ＣＶＤ法によりその堆
積を行うことも可能であり、また、ＴｉＮ膜１０９のか
わりにタングステン（Ｗ）膜を用いても良い。
【００２８】本実施例の方法では、ゲートシリコン膜１
０４上に第１コバルト膜１０８ａを形成した後に、ゲー
トシリコン膜１０４及び拡散層１０６上に第２コバルト
膜１０８ｂを形成しているために、この工程でゲートシ
リコン膜１０４上には、拡散層１０６上よりも厚いコバ
ルト（Ｃｏ）膜が堆積されていることになる。
０４上に第１コバルト膜１０８ａを形成した後に、ゲー
トシリコン膜１０４及び拡散層１０６上に第２コバルト
膜１０８ｂを形成しているために、この工程でゲートシ
リコン膜１０４上には、拡散層１０６上よりも厚いコバ
ルト（Ｃｏ）膜が堆積されていることになる。
【００２９】続いて、図１（ｄ）に示すように、ランプ
急速加熱法により、窒素雰囲気中で４００〜７００℃、
１０〜３０秒の熱処理を施し、ゲートシリコン膜１０４
および拡散層１０６と第１コバルト膜１０８ａおよび第
２コバルト膜１０８ｂとを反応させ、ＣｏとＳｉの反応
層であるＣｏｘＳｉｙ膜１１０（ｘ≧ｙ）をゲートシリ
コン膜１０４および拡散層１０６上に形成する。この
際、ゲートシリコン膜１０４上には、拡散層１０６上よ
りも厚いＣｏｘＳｉｙ膜が形成されることになる。
急速加熱法により、窒素雰囲気中で４００〜７００℃、
１０〜３０秒の熱処理を施し、ゲートシリコン膜１０４
および拡散層１０６と第１コバルト膜１０８ａおよび第
２コバルト膜１０８ｂとを反応させ、ＣｏとＳｉの反応
層であるＣｏｘＳｉｙ膜１１０（ｘ≧ｙ）をゲートシリ
コン膜１０４および拡散層１０６上に形成する。この
際、ゲートシリコン膜１０４上には、拡散層１０６上よ
りも厚いＣｏｘＳｉｙ膜が形成されることになる。
【００３０】そして、図１（ｅ）に示すように、窒化チ
タン膜１０９および、未反応の第１コバルト膜１０８ａ
および第２コバルト膜１０８ｂを除去した後、７５０〜
８５０℃、１０〜３０秒の第２の熱処理を施し、反応相
をＣｏＳｉ２（コバルト・ダイシリサイド）膜１１１ａ
に変換して、本実施例の半導体装置を形成する。
タン膜１０９および、未反応の第１コバルト膜１０８ａ
および第２コバルト膜１０８ｂを除去した後、７５０〜
８５０℃、１０〜３０秒の第２の熱処理を施し、反応相
をＣｏＳｉ２（コバルト・ダイシリサイド）膜１１１ａ
に変換して、本実施例の半導体装置を形成する。
【００３１】上述したように、本実施例の方法によれ
ば、ゲートシリコン膜１０４上には拡散層１０６上より
も厚いコバルト膜が形成されているため、それを反映し
てＣｏＳｉ２（コバルト・ダイシリサイド）膜の膜厚も
ゲートシリコン膜１０４上のほうが拡散層１０６上より
も厚くなる。そのため、ゲート電極上のシリサイド膜の
耐熱性を向上させることができる一方、拡散層上のＣｏ
Ｓｉ２膜は厚くならないためにｐｎ接合リーク特性が劣
化することはない。
ば、ゲートシリコン膜１０４上には拡散層１０６上より
も厚いコバルト膜が形成されているため、それを反映し
てＣｏＳｉ２（コバルト・ダイシリサイド）膜の膜厚も
ゲートシリコン膜１０４上のほうが拡散層１０６上より
も厚くなる。そのため、ゲート電極上のシリサイド膜の
耐熱性を向上させることができる一方、拡散層上のＣｏ
Ｓｉ２膜は厚くならないためにｐｎ接合リーク特性が劣
化することはない。
【００３２】［実施例２］次に、本発明の第２の実施例
に係る半導体装置及びその製造方法について、図２を参
照して説明する。図２は、第２の実施例に係る半導体装
置の製造方法を工程順に模式的に示した工程断面図であ
る。なお、本実施例と前記した第１の実施例との相違点
は、本実施例では、シリサイド化する第１金属膜および
第２金属膜としてニッケルを用いることを特徴とするも
のである。
に係る半導体装置及びその製造方法について、図２を参
照して説明する。図２は、第２の実施例に係る半導体装
置の製造方法を工程順に模式的に示した工程断面図であ
る。なお、本実施例と前記した第１の実施例との相違点
は、本実施例では、シリサイド化する第１金属膜および
第２金属膜としてニッケルを用いることを特徴とするも
のである。
【００３３】まず、図２（ａ）に示すように、前記した
第１の実施例と同様の材料および手法を用いて、シリコ
ン基板１０１上の所定の領域に、シリコン酸化膜より構
成される、深さ３００〜４００ｎｍ、幅２００〜５００
ｎｍ程度の溝埋め込み構造の素子分離領域１０２を介し
て、厚さ５ｎｍ程度のゲート酸化膜１０３、幅１００〜
２５０ｎｍ、厚さ１００〜１５０ｎｍ程度のシリコンよ
り構成されるゲートシリコン膜１０４、ゲートシリコン
膜の側壁部に設けられた幅８０〜１００ｎｍ程度のシリ
コン酸化膜より構成されるサイドウォール１０５、サイ
ドウォールの両側部に設けられた拡散層１０６より構成
されるＭＯＳトランジスタを既知の材料と手法を用いて
形成する。
第１の実施例と同様の材料および手法を用いて、シリコ
ン基板１０１上の所定の領域に、シリコン酸化膜より構
成される、深さ３００〜４００ｎｍ、幅２００〜５００
ｎｍ程度の溝埋め込み構造の素子分離領域１０２を介し
て、厚さ５ｎｍ程度のゲート酸化膜１０３、幅１００〜
２５０ｎｍ、厚さ１００〜１５０ｎｍ程度のシリコンよ
り構成されるゲートシリコン膜１０４、ゲートシリコン
膜の側壁部に設けられた幅８０〜１００ｎｍ程度のシリ
コン酸化膜より構成されるサイドウォール１０５、サイ
ドウォールの両側部に設けられた拡散層１０６より構成
されるＭＯＳトランジスタを既知の材料と手法を用いて
形成する。
【００３４】次に、図２（ｂ）に示すように、フォトレ
ジストより構成される厚さ約５００〜１０００ｎｍのマ
スク膜１０７をシリコン基板上に形成し、異方性エッチ
バックを行ってゲートシリコン膜１０４のみを露出させ
る。続いて、無電解ニッケルメッキ法により、ゲートシ
リコン膜１０４上のみに選択的に第１ニッケル（Ｎｉ）
膜１０８ｃを５〜１０ｎｍ程度の厚みで形成する。
ジストより構成される厚さ約５００〜１０００ｎｍのマ
スク膜１０７をシリコン基板上に形成し、異方性エッチ
バックを行ってゲートシリコン膜１０４のみを露出させ
る。続いて、無電解ニッケルメッキ法により、ゲートシ
リコン膜１０４上のみに選択的に第１ニッケル（Ｎｉ）
膜１０８ｃを５〜１０ｎｍ程度の厚みで形成する。
【００３５】ここで、無電解ニッケルメッキに用いるメ
ッキ液は、塩化ニッケルを主成分とし、還元剤としてジ
メチルアミンボランを用い、これにマロン酸、アンモニ
ア水などが添加されているものを使用することができ、
メッキの要領は前記した第１の実施例と同様である。ま
た、この無電解ニッケルメッキ工程において、第１ニッ
ケル膜１０８ｃの成長の選択性が低下して非選択にな
り、マスク膜１０７上に堆積した場合でも、マスク膜を
除去する際に一緒に除去することができるため、問題が
生じることはない。
ッキ液は、塩化ニッケルを主成分とし、還元剤としてジ
メチルアミンボランを用い、これにマロン酸、アンモニ
ア水などが添加されているものを使用することができ、
メッキの要領は前記した第１の実施例と同様である。ま
た、この無電解ニッケルメッキ工程において、第１ニッ
ケル膜１０８ｃの成長の選択性が低下して非選択にな
り、マスク膜１０７上に堆積した場合でも、マスク膜を
除去する際に一緒に除去することができるため、問題が
生じることはない。
【００３６】次に、図２（ｃ）に示すように、マスク膜
１０７を除去した後、スパッタ法等により、第２ニッケ
ル（Ｎｉ）膜１０８ｄを１０〜１５ｎｍ程度の厚みで堆
積する。このように、本実施例においても、ゲートシリ
コン膜１０４上に第１ニッケル膜１０８ｃを形成した後
に、ゲートシリコン膜１０４及び拡散層１０６上に第２
ニッケル膜１０８ｄを形成しているため、ゲートシリコ
ン膜１０４上には、拡散層１０６上よりも厚いニッケル
膜が堆積されていることになる。
１０７を除去した後、スパッタ法等により、第２ニッケ
ル（Ｎｉ）膜１０８ｄを１０〜１５ｎｍ程度の厚みで堆
積する。このように、本実施例においても、ゲートシリ
コン膜１０４上に第１ニッケル膜１０８ｃを形成した後
に、ゲートシリコン膜１０４及び拡散層１０６上に第２
ニッケル膜１０８ｄを形成しているため、ゲートシリコ
ン膜１０４上には、拡散層１０６上よりも厚いニッケル
膜が堆積されていることになる。
【００３７】そして、図２（ｄ）に示すように、ランプ
急速加熱法により、窒素雰囲気中で３００〜５００℃、
１０〜３０秒程度の熱処理を施し、ゲートシリコン膜１
０４および拡散層１０６と第１ニッケル膜１０８ｃおよ
び第２ニッケル膜１０８ｄとを反応させ、ＮｉＳｉ（ニ
ッケル・モノシリサイド）膜１１１ｂに相転移させる。
急速加熱法により、窒素雰囲気中で３００〜５００℃、
１０〜３０秒程度の熱処理を施し、ゲートシリコン膜１
０４および拡散層１０６と第１ニッケル膜１０８ｃおよ
び第２ニッケル膜１０８ｄとを反応させ、ＮｉＳｉ（ニ
ッケル・モノシリサイド）膜１１１ｂに相転移させる。
【００３８】この熱処理の前にニッケルの酸化を防止す
るために、例えば、第１の実施例において示したＴｉＮ
膜等を第２ニッケル膜１０８ｄ上に形成してもよいが、
その場合は、シリサイド化の熱処理を２段階で行い、第
１の熱処理終了後にＴｉＮ膜を除去する必要がある。
るために、例えば、第１の実施例において示したＴｉＮ
膜等を第２ニッケル膜１０８ｄ上に形成してもよいが、
その場合は、シリサイド化の熱処理を２段階で行い、第
１の熱処理終了後にＴｉＮ膜を除去する必要がある。
【００３９】この反応過程では、ゲートシリコン膜１０
４上には拡散層１０６上よりも厚いニッケル膜が形成さ
れているため、それを反映して、ＮｉＳｉ（ニッケル・
モノシリサイド）膜の膜厚もゲートシリコン膜１０４上
のほうが厚くなる。そのため、ゲート電極上のシリサイ
ド膜の耐熱性を向上させることができる一方、拡散層上
のＮｉＳｉ膜は厚くならないため、ｐｎ接合リーク特性
が劣化することはない。
４上には拡散層１０６上よりも厚いニッケル膜が形成さ
れているため、それを反映して、ＮｉＳｉ（ニッケル・
モノシリサイド）膜の膜厚もゲートシリコン膜１０４上
のほうが厚くなる。そのため、ゲート電極上のシリサイ
ド膜の耐熱性を向上させることができる一方、拡散層上
のＮｉＳｉ膜は厚くならないため、ｐｎ接合リーク特性
が劣化することはない。
【００４０】なお、本発明において、シリサイド膜の材
料として、コバルト又はニッケルを用いた実施例につい
て記載したが、本発明は上記各実施例に限定されるもの
ではなく、ゲートシリコン膜の特性を維持しつつ相当の
温度処理においてシリサイド化反応を生じる材料であれ
ばよいことは明らかである。
料として、コバルト又はニッケルを用いた実施例につい
て記載したが、本発明は上記各実施例に限定されるもの
ではなく、ゲートシリコン膜の特性を維持しつつ相当の
温度処理においてシリサイド化反応を生じる材料であれ
ばよいことは明らかである。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
あらかじめゲートシリコン膜上にシリサイド化する金属
を選択的に堆積し、続いて基板全面にシリサイド化する
金属を堆積した後、熱処理を行うため、ゲート電極上に
は厚いシリサイド膜を、拡散層上には薄いシリサイド膜
を、同時にかつ自己整合的に形成することができる。従
って、高い耐熱性と良好な接合リーク特性を同時に満足
する半導体装置を形成することができるという効果を奏
する。
あらかじめゲートシリコン膜上にシリサイド化する金属
を選択的に堆積し、続いて基板全面にシリサイド化する
金属を堆積した後、熱処理を行うため、ゲート電極上に
は厚いシリサイド膜を、拡散層上には薄いシリサイド膜
を、同時にかつ自己整合的に形成することができる。従
って、高い耐熱性と良好な接合リーク特性を同時に満足
する半導体装置を形成することができるという効果を奏
する。
【００４２】なお、本発明は上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【図１】本発明の第１の実施例に係る半導体装置の製造
工程を模式的に示す工程断面図である。
工程を模式的に示す工程断面図である。
【図２】本発明の第２の実施例に係る半導体装置の製造
工程を模式的に示す工程断面図である。
工程を模式的に示す工程断面図である。
【図３】従来の半導体装置の製造工程を模式的に示す工
程断面図である。
程断面図である。
１０１ シリコン基板 １０２ 素子分離領域 １０３ ゲート酸化膜 １０４ ゲートシリコン膜 １０５ サイドウォール １０６ 拡散層 １０７ マスク膜 １０８ａ 第１コバルト膜 １０８ｂ 第２コバルト膜 １０８ｃ 第１ニッケル膜 １０８ｄ 第２ニッケル膜 １０９ 窒化チタン膜 １１０ ＣｏｘＳｉｙ膜 １１１ａ ＣｏＳｉ２膜 １１１ｂ ＮｉＳｉ膜
Claims (9)
- 【請求項１】素子分離酸化膜で分離されたシリコン基板
の所定の領域に、ゲート絶縁膜を介して形成されたシリ
コンからなるゲート電極と該ゲート電極により自己整合
的に形成された拡散層と前記ゲート電極の側壁に形成さ
れたサイドウォールとから構成されるトランジスタを有
し、前記ゲート電極及び前記拡散層の上層には、前記ゲ
ート電極及び前記拡散層上に形成した金属膜をシリサイ
ド化してなるシリサイド膜を有する半導体装置におい
て、 前記ゲート電極上のシリサイド膜が、前記拡散層上のシ
リサイド膜よりも厚く形成されている、ことを特徴とす
る半導体装置。 - 【請求項２】前記ゲート電極上の金属膜が、前記拡散層
上の金属膜よりも厚く形成されている、ことを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】前記ゲート電極及び前記拡散層上に形成さ
れる金属膜が、コバルト又はニッケルのいずれかを含
む、ことを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】素子分離酸化膜で分離されたシリコン基板
の所定の領域にゲート酸化膜を介してシリコンよりなる
ゲート電極を形成し、前記ゲート電極により自己整合的
に拡散層を配設し、前記ゲート電極の両側面に絶縁膜よ
りなるサイドウォールを設けてトランジスタを形成した
後、前記ゲート電極上および前記拡散層上に選択的にシ
リサイド膜を形成する半導体装置の製造方法において、 前記シリサイド膜を形成するに際し、 （ａ）前記トランジスタの前記ゲート電極のみが露出す
るように前記シリコン基板上にマスク膜を形成する工程
と、 （ｂ）露出した前記ゲート電極上のみに第１金属膜を選
択的に形成後、前記マスク膜を除去する工程と、 （ｃ）前記シリコン基板上に前記第１金属膜と同一元素
よりなる第２金属膜を形成する工程と、 （ｄ）前記シリコン基板に熱処理を施し、前記ゲート電
極および前記拡散層と前記第１金属膜および前記第２金
属膜とを反応させ、シリサイド膜を形成する工程と、 （ｅ）前記第１金属膜および第２金属膜の未反応部分を
除去する工程と、を少なくとも有することを特徴とする
半導体装置の製造方法。 - 【請求項５】素子分離酸化膜で分離されたシリコン基板
の所定の領域にゲート酸化膜を介してシリコンよりなる
ゲート電極を形成し、前記ゲート電極により自己整合的
に拡散層を配設し、前記ゲート電極の両側面に絶縁膜よ
りなるサイドウォールを設けてトランジスタを形成し、
前記ゲート電極上および前記拡散層上に選択的にシリサ
イド膜を形成する半導体装置の製造方法において、 前記シリサイド膜を形成するに際し、 （ａ）前記トランジスタの前記ゲート電極のみが露出す
るように前記シリコン基板上にマスク膜を形成する工程
と、 （ｂ）露出した前記ゲート電極上のみに第１金属膜を選
択的に形成後、前記マスク膜を除去する工程と、 （ｃ）前記シリコン基板上に前記第１金属膜と同一元素
よりなる第２金属膜を形成する工程と、 （ｄ）前記第２金属膜上に第３金属膜を形成する工程
と、 （ｅ）前記シリコン基板に熱処理を施し、前記ゲート電
極および前記拡散層と前記第１金属膜および前記第２金
属膜とを反応させ、シリサイド膜を形成する工程と、 （ｆ）前記第３金属膜ならびに前記第１金属および第２
金属膜の未反応部分を除去する工程と、を少なくとも有
することを特徴とする半導体装置の製造方法。 - 【請求項６】前記第３金属膜が、窒化チタン又はタング
ステンのいずれかを含むことを特徴とする請求項５記載
の半導体装置の製造方法。 - 【請求項７】前記第１金属膜および前記第２金属膜が、
コバルト又はニッケルのいずれかを含むことを特徴とす
る請求項４乃至６のいずれか一に記載の半導体装置の製
造方法。 - 【請求項８】前記マスク膜がフォトレジストよりなり、
前記第１金属膜が無電解メッキ法により形成されること
を特徴とする請求項４乃至７のいずれか一に記載の半導
体装置の製造方法。 - 【請求項９】前記第２金属膜がスパッタ法又は化学的気
相成長法により形成されることを特徴とする請求項４乃
至８のいずれか一に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182648A JP2001015735A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置及びその製造方法 |
| US09/585,272 US6413807B1 (en) | 1999-06-29 | 2000-06-02 | Semiconductor device having silicide films on a gate electrode and a diffusion layer and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182648A JP2001015735A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015735A true JP2001015735A (ja) | 2001-01-19 |
Family
ID=16121992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182648A Pending JP2001015735A (ja) | 1999-06-29 | 1999-06-29 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6413807B1 (ja) |
| JP (1) | JP2001015735A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100690923B1 (ko) | 2005-09-15 | 2007-03-09 | 삼성전자주식회사 | 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법 |
| JPWO2005112089A1 (ja) * | 2004-05-17 | 2008-03-27 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP5449326B2 (ja) * | 2009-03-31 | 2014-03-19 | Ｊｘ日鉱日石金属株式会社 | ショットキー接合ｆｅｔの製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727168B2 (en) * | 2001-10-24 | 2004-04-27 | Micron Technology, Inc. | Method of forming local interconnects |
| JP3980461B2 (ja) * | 2001-11-26 | 2007-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
| KR100486297B1 (ko) * | 2003-01-08 | 2005-04-29 | 삼성전자주식회사 | 게이트 상에 두꺼운 금속 실리사이드층을 형성하는 방법 |
| US7098094B2 (en) * | 2003-12-12 | 2006-08-29 | Texas Instruments Incorporated | NiSi metal gate stacks using a boron-trap |
| US7317204B2 (en) * | 2005-01-13 | 2008-01-08 | Samsung Electronics Co., Ltd. | Test structure of semiconductor device |
| US20060258074A1 (en) * | 2005-05-12 | 2006-11-16 | Texas Instruments Incorporated | Methods that mitigate excessive source/drain silicidation in full gate silicidation metal gate flows |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148561A (ja) * | 1994-11-16 | 1996-06-07 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
-
1999
- 1999-06-29 JP JP11182648A patent/JP2001015735A/ja active Pending
-
2000
- 2000-06-02 US US09/585,272 patent/US6413807B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005112089A1 (ja) * | 2004-05-17 | 2008-03-27 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR100690923B1 (ko) | 2005-09-15 | 2007-03-09 | 삼성전자주식회사 | 금속 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법 |
| JP5449326B2 (ja) * | 2009-03-31 | 2014-03-19 | Ｊｘ日鉱日石金属株式会社 | ショットキー接合ｆｅｔの製造方法 |
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| Publication number | Publication date |
|---|---|
| US6413807B1 (en) | 2002-07-02 |
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