JPS61170030A - 高融点金属シリサイドの形成方法 - Google Patents
高融点金属シリサイドの形成方法Info
- Publication number
- JPS61170030A JPS61170030A JP1012585A JP1012585A JPS61170030A JP S61170030 A JPS61170030 A JP S61170030A JP 1012585 A JP1012585 A JP 1012585A JP 1012585 A JP1012585 A JP 1012585A JP S61170030 A JPS61170030 A JP S61170030A
- Authority
- JP
- Japan
- Prior art keywords
- point metal
- melting point
- high melting
- film
- metal silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002184 metal Substances 0.000 title claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 32
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 23
- 238000002844 melting Methods 0.000 title claims description 27
- 230000008018 melting Effects 0.000 title claims description 26
- 230000015572 biosynthetic process Effects 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 11
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 claims abstract description 8
- 230000008021 deposition Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- 229910052726 zirconium Inorganic materials 0.000 claims description 5
- 229910052758 niobium Inorganic materials 0.000 claims description 4
- 229910052720 vanadium Inorganic materials 0.000 claims description 4
- 230000000737 periodic effect Effects 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims 2
- 239000013078 crystal Substances 0.000 abstract description 13
- 238000000137 annealing Methods 0.000 abstract description 10
- 238000007796 conventional method Methods 0.000 abstract description 7
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 238000007740 vapor deposition Methods 0.000 abstract description 4
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 3
- 229910020968 MoSi2 Inorganic materials 0.000 abstract 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の配線や電極等として用いる高融点
金属シリサイドの形成方法に関する。
金属シリサイドの形成方法に関する。
（従来技術とその問題点）
近年、シリコン集積回路を代表とする半導体装置に諺い
ては素子寸法の微細化による高密度化および高速化が計
られている。微細化に伴って、従来より電極や配線とし
て多用されてきた多結晶シリコンや拡散層の抵抗の増大
による信号伝帳の遅延等の問題が生じてきた。この問題
を解決する方法として、耐熱性に優れた高融点金属シリ
サイドを多結晶シリコンや拡散層の上部に形成して低抵
抗化を実現する方法が提案されている。特に、微小な寸
法を持ったＭ Ｉ ８ （Ｍｅｔａｌ Ｉｎｓｕｌａ
ｔｏｒ８ｅｍｉｃｏｎｄｕｃｔｏｒ ）型電界効果トラ
ンジスタにおいては、多結晶シリコンゲート電極の上部
に高融点金属シリサイドを形成した所謂ポリサイド電極
やソース及びドレインを構成すべき不純物ドープ層の上
部に高融点金属シリサイドを形成したシリサイド化ソー
ス・ドレイン電極の検討が行われている。高融点金属シ
リサイドの形成方法としては、高融点金属とシリコンと
を同時に蒸着した後、高温のアニールを行ってシリサイ
ド形成を行う方法、またはシリコンの表面に高融点金属
を蒸着した後、アニールを行ってシリサイド形成を行う
方法（熱アニール法）が行われている。しかしながら、
これらの方法で形成されるシリサイド薄膜の電気抵抗は
、バルクの値に比して大きい欠点がある。例えば、ムラ
ルカ（８，Ｐ、 Ｍｕｒａｒｋｍ ）によるシリサイド
フォア ブイエルニスアイ アプリケージ冒ン （８
ｉ１ｉｃｉｄｅ ｆｏｒ ＶＬ８Ｉ Ａｐ
ｐｌｉｃａｔｉｏｎｓ （ＮｅｗＹｏｒｋ Ａｃａ
ｄｅｍｉｃ Ｐｒｅｓｓ、 １９８３））に記載され
ている様に、Ｍｏ８ｉ１の場合にはバルクの比抵抗が〜
２０μΩ・儂であるのに対して、前記の方法で形成され
た薄膜の値は１００〜１５０μΩ・αと高い。
ては素子寸法の微細化による高密度化および高速化が計
られている。微細化に伴って、従来より電極や配線とし
て多用されてきた多結晶シリコンや拡散層の抵抗の増大
による信号伝帳の遅延等の問題が生じてきた。この問題
を解決する方法として、耐熱性に優れた高融点金属シリ
サイドを多結晶シリコンや拡散層の上部に形成して低抵
抗化を実現する方法が提案されている。特に、微小な寸
法を持ったＭ Ｉ ８ （Ｍｅｔａｌ Ｉｎｓｕｌａ
ｔｏｒ８ｅｍｉｃｏｎｄｕｃｔｏｒ ）型電界効果トラ
ンジスタにおいては、多結晶シリコンゲート電極の上部
に高融点金属シリサイドを形成した所謂ポリサイド電極
やソース及びドレインを構成すべき不純物ドープ層の上
部に高融点金属シリサイドを形成したシリサイド化ソー
ス・ドレイン電極の検討が行われている。高融点金属シ
リサイドの形成方法としては、高融点金属とシリコンと
を同時に蒸着した後、高温のアニールを行ってシリサイ
ド形成を行う方法、またはシリコンの表面に高融点金属
を蒸着した後、アニールを行ってシリサイド形成を行う
方法（熱アニール法）が行われている。しかしながら、
これらの方法で形成されるシリサイド薄膜の電気抵抗は
、バルクの値に比して大きい欠点がある。例えば、ムラ
ルカ（８，Ｐ、 Ｍｕｒａｒｋｍ ）によるシリサイド
フォア ブイエルニスアイ アプリケージ冒ン （８
ｉ１ｉｃｉｄｅ ｆｏｒ ＶＬ８Ｉ Ａｐ
ｐｌｉｃａｔｉｏｎｓ （ＮｅｗＹｏｒｋ Ａｃａ
ｄｅｍｉｃ Ｐｒｅｓｓ、 １９８３））に記載され
ている様に、Ｍｏ８ｉ１の場合にはバルクの比抵抗が〜
２０μΩ・儂であるのに対して、前記の方法で形成され
た薄膜の値は１００〜１５０μΩ・αと高い。
低抵抗化のために用いられるシリサイド層の厚みは、浅
いソース・ドレイン接合の形成及び金属とシリ：】ンと
が反応することによる下地シリコン層への影響を少くす
るという点から１０００λ程度以下に薄くすることが望
ましい。従来の形成法によるＭｏ８１１では１０００＾
の膜厚を用いた場合にもシート抵抗は１０〜１５０７口
と高い値になり、不充分な低抵抗化しか達成されない。
いソース・ドレイン接合の形成及び金属とシリ：】ンと
が反応することによる下地シリコン層への影響を少くす
るという点から１０００λ程度以下に薄くすることが望
ましい。従来の形成法によるＭｏ８１１では１０００＾
の膜厚を用いた場合にもシート抵抗は１０〜１５０７口
と高い値になり、不充分な低抵抗化しか達成されない。
現在、Ｍｏ８ｉ１の他にＷ８ｉ１ 、Ｔａ８ｉ１ 、’
ｒｔｓｔｔ等が検討されており、これらの高融点金属シ
リサイドについて従来法によった場合より小さな電気抵
抗が得られればＭＩＳ型電界効果トランジスタ等の電極
や配線への応用に対して極めて有用である。
ｒｔｓｔｔ等が検討されており、これらの高融点金属シ
リサイドについて従来法によった場合より小さな電気抵
抗が得られればＭＩＳ型電界効果トランジスタ等の電極
や配線への応用に対して極めて有用である。
更に、前記熱アニール法によって得られる高融点金属シ
リサイド膜は膜の均一性や平滑性がきわめて悪いという
欠点があった。
リサイド膜は膜の均一性や平滑性がきわめて悪いという
欠点があった。
ここでは均一性とは主に膜質を指し、たとえば膜全体が
シリサイドであるかどうかということをいい、平滑性と
は文字通り基板出番こ形成した膜が平担で滑らかな形状
をしているかどうかを指す。
シリサイドであるかどうかということをいい、平滑性と
は文字通り基板出番こ形成した膜が平担で滑らかな形状
をしているかどうかを指す。
従来の熱アニール法によりて厚さ４００ＸのＭ。
金属膜を常温〜３００℃程度の温度のシリコン基板上に
堆積させた後、電気炉による窒素雰囲気中の２０分間、
１０００℃のアニールを行りた場合は第２図（ｂ）の走
査電子顕微債写真（ｓｏｏｏ倍）及び第３図の模式的断
面図に示すようにきわめて激しい凹凸とピンホールを有
ししかも比抵抗が１５０μΩ・αときわめて高いＭｏ８
ｉ１膜３でありた。
堆積させた後、電気炉による窒素雰囲気中の２０分間、
１０００℃のアニールを行りた場合は第２図（ｂ）の走
査電子顕微債写真（ｓｏｏｏ倍）及び第３図の模式的断
面図に示すようにきわめて激しい凹凸とピンホールを有
ししかも比抵抗が１５０μΩ・αときわめて高いＭｏ８
ｉ１膜３でありた。
（本発明の目的）
本発明の目的は、従来法の問題点を解決し電気抵抗が低
くかつ膜の均一性や平滑性を改善した高融点金属シリサ
イドの形成方法を提供することにある。
くかつ膜の均一性や平滑性を改善した高融点金属シリサ
イドの形成方法を提供することにある。
（発明の構成）
本発明によれば周期律表のＶＩａ族に属するＭ。
およびＷまたはＴａ族に属するＶおよびＮｂおよびＴａ
またはＩＶａ族に属するＴＩおよびＺｒおよびＨｆから
なる高融点金属とシリコンとを反応させて高融点金属シ
リサイドを形成する方法において、少なくとも表面にシ
リコン層を有した基板に前記高融点金属膜を真空中にて
堆積するさいに前記ＶＩａ族のＭｅまたはＷに対しては
正方晶系Ｍｏ ８ ｌ １またはｗｓｉ、が形成される
温度、前記Ｖｍ族のＶまたはＮｂ’７たはＴｉに対して
は大方晶系ＶＳｔ、またはＮｂ８１ｔまたはＴ’ａ８ｉ
１が形成される温度、前記ＩＶａ族のＴｉまたはＺｒま
たはＨｆに対しては斜方晶系Ｔｉ８１．またはＺｒ８１
１またはＨｆ８ｉ、がそれぞれ形成される温度に前記基
板を加熱した状態で前記高融点金属の膜堆積を行うこと
により、膜堆積と同時にシリサイド化反応を生じさせる
ことを特徴とした高融点金属シリサイドの形成方法が得
られる。
またはＩＶａ族に属するＴＩおよびＺｒおよびＨｆから
なる高融点金属とシリコンとを反応させて高融点金属シ
リサイドを形成する方法において、少なくとも表面にシ
リコン層を有した基板に前記高融点金属膜を真空中にて
堆積するさいに前記ＶＩａ族のＭｅまたはＷに対しては
正方晶系Ｍｏ ８ ｌ １またはｗｓｉ、が形成される
温度、前記Ｖｍ族のＶまたはＮｂ’７たはＴｉに対して
は大方晶系ＶＳｔ、またはＮｂ８１ｔまたはＴ’ａ８ｉ
１が形成される温度、前記ＩＶａ族のＴｉまたはＺｒま
たはＨｆに対しては斜方晶系Ｔｉ８１．またはＺｒ８１
１またはＨｆ８ｉ、がそれぞれ形成される温度に前記基
板を加熱した状態で前記高融点金属の膜堆積を行うこと
により、膜堆積と同時にシリサイド化反応を生じさせる
ことを特徴とした高融点金属シリサイドの形成方法が得
られる。
（発明の作用・原理）
高融点金属シリサイドの電気抵抗を小さくするためには
、低抵抗な結晶相の結晶粒の成長を促し。
、低抵抗な結晶相の結晶粒の成長を促し。
かつ成長した結晶粒に働く応力等のストレスを小さくす
ることが重要である。
ることが重要である。
本発明では、高融点金属シリサイドの低抵抗な結晶相が
得られる様な温度ｌこ基板加熱を行って高融点金属を蒸
着させるため、蒸着と同時に結晶粒の成長を促進せしめ
た低抵抗な結晶相が得られ、かつ結晶粒に働くストレス
を極めて小さくすることができる。
得られる様な温度ｌこ基板加熱を行って高融点金属を蒸
着させるため、蒸着と同時に結晶粒の成長を促進せしめ
た低抵抗な結晶相が得られ、かつ結晶粒に働くストレス
を極めて小さくすることができる。
また、高融点金属シリサイド膜の平滑性及び均一性を劣
化させる原因は高融点金属とシリコンの反応がシリコン
基板表面内で不均一に始まるからである。
化させる原因は高融点金属とシリコンの反応がシリコン
基板表面内で不均一に始まるからである。
本発明ではシリコン基板上に到達した高融点金属粒子は
ただちにシリコンと反応するため、シリコン基板表面内
で均一に反応することになる。
ただちにシリコンと反応するため、シリコン基板表面内
で均一に反応することになる。
このようにして低抵抗でしかも膜の均一性と平滑性の改
善された高融点金属シリサイド膜を形成することができ
る。
善された高融点金属シリサイド膜を形成することができ
る。
（実施例）
第１図（ａ） 、 （ｂ）は、Ｐ型シリコン基板２上に
Ｍｏ８ｉ１膜１を形成する工程を説明するための断面図
である。通常の酸洗浄を行りた後、希釈フッ酸処理によ
り清浄表面としたＰ型車結晶シリコン基板２を用意し、
これを例えば電子銃蒸着装置内で正方晶Ｍｏ５ｉｔ形成
温度の下限８００℃以上の９００℃に加熱して３＾／
ｍｅｃの蒸着速度で第１図（、）の５で示すように表面
にＭｏを電子銃蒸着した。４００＾の膜厚相当のＭｏを
蒸着することにより第１図（、）に示すように蒸着と同
時に厚さ１０００７Ｖの正方晶系のＭｏ８！１膜１が形
成された。次いで、電気炉による窒素雰囲気中の２０分
間、１０００℃のアニールを行りた結果第１図（ｂ）の
ように平滑性と均一性が改善され比抵抗が６０μΩ・儂
と前記従来例より６０％も低下したＭｏ８１ｇ膜が得ら
れた。本実施例の方法と前記従来例の方法によって形成
したＭｏ８１ｇ膜の走査電子顕微鏡写真を第２図に示す
。
Ｍｏ８ｉ１膜１を形成する工程を説明するための断面図
である。通常の酸洗浄を行りた後、希釈フッ酸処理によ
り清浄表面としたＰ型車結晶シリコン基板２を用意し、
これを例えば電子銃蒸着装置内で正方晶Ｍｏ５ｉｔ形成
温度の下限８００℃以上の９００℃に加熱して３＾／
ｍｅｃの蒸着速度で第１図（、）の５で示すように表面
にＭｏを電子銃蒸着した。４００＾の膜厚相当のＭｏを
蒸着することにより第１図（、）に示すように蒸着と同
時に厚さ１０００７Ｖの正方晶系のＭｏ８！１膜１が形
成された。次いで、電気炉による窒素雰囲気中の２０分
間、１０００℃のアニールを行りた結果第１図（ｂ）の
ように平滑性と均一性が改善され比抵抗が６０μΩ・儂
と前記従来例より６０％も低下したＭｏ８１ｇ膜が得ら
れた。本実施例の方法と前記従来例の方法によって形成
したＭｏ８１ｇ膜の走査電子顕微鏡写真を第２図に示す
。
（、）の本発明の方法では結晶方位によるコントラスト
が見えているのみで、膜全体がＭｏ８１１でありピンホ
ールは存在しない。それに対し、価）の従来法ではピン
ホールが多数存在している。倍率は両方とも５０００倍
である。
が見えているのみで、膜全体がＭｏ８１１でありピンホ
ールは存在しない。それに対し、価）の従来法ではピン
ホールが多数存在している。倍率は両方とも５０００倍
である。
才な他の高融点金属シリサイドについても本発明の方法
によりて従来法に比して低抵抗でしかも平滑性と均一性
が改善された高融点金属シリサイド膜が形成できた。
によりて従来法に比して低抵抗でしかも平滑性と均一性
が改善された高融点金属シリサイド膜が形成できた。
周期律表でＭｏと同じＶＩａ族のＷは基板加熱温度をＩ
Ｊｏと同様に正方晶系Ｗ８ｉ２が形成される温度にすれ
ばよい。Ｖａ族のＶ、Ｎｂ、Ｔａはそれぞれ六方晶系Ｖ
ｆ３ｉ１ ＋ Ｎｂ８１ｚ 、 Ｔａ５ｔｅが形成され
る温度。
Ｊｏと同様に正方晶系Ｗ８ｉ２が形成される温度にすれ
ばよい。Ｖａ族のＶ、Ｎｂ、Ｔａはそれぞれ六方晶系Ｖ
ｆ３ｉ１ ＋ Ｎｂ８１ｚ 、 Ｔａ５ｔｅが形成され
る温度。
ＩＶｓ族のＴｉ、Ｚｒ、Ｈｆはそれぞれ斜方晶系Ｔｌ５
１． 。
１． 。
Ｚｒ５ｉｌ 、Ｈｆ８１１が形成される温度にすればよ
い。
い。
（発明の効果）
以上説明したように本発明によれば従来の熱アニール法
に比べて比抵抗が非常に低く、しかも膜の均一性、平滑
性も改善された高融点金属シリサイド膜が得られる。
に比べて比抵抗が非常に低く、しかも膜の均一性、平滑
性も改善された高融点金属シリサイド膜が得られる。
第１図（ａ） ＊ （ｂ）は、本発明の方法によってＭ
ｏ８ｉ１膜形成中（１）及び形成後（ｂ）のＭｏ８ｉ１
膜の断面模式図である。 第２図（ａ） 、 （ｂ）はそれぞれ本発明の実施例の
方法及び従来例の方法によって形成したＭｏ８１１膜の
結晶の構造を示す走査電子顕微鏡写真である。 第３図は、従来の熱アニール法によって得られたＭｏ８
ｉ１膜の断面模式図である。
ｏ８ｉ１膜形成中（１）及び形成後（ｂ）のＭｏ８ｉ１
膜の断面模式図である。 第２図（ａ） 、 （ｂ）はそれぞれ本発明の実施例の
方法及び従来例の方法によって形成したＭｏ８１１膜の
結晶の構造を示す走査電子顕微鏡写真である。 第３図は、従来の熱アニール法によって得られたＭｏ８
ｉ１膜の断面模式図である。
Claims (1)
- 周期律表のVIａ族に属するＭｏおよびＷまたはＶａ族に
属するＶおよびＮｂおよびＴａまたはIVａ族に属するＴ
ｉおよびＺｒおよびＨｆからなる高融点金属とシリコン
とを反応させて高融点金属シリサイドを形成する方法に
おいて、少なくとも表面にシリコン層を有した基板に前
記高融点金属膜を堆積するさいに、前記VIａ族のＭｏま
たはＷに対しては正方晶系ＭｏＳｉ＿２またはＷＳｉ＿
２が形成される温度、前記Ｖａ族のＶまたはＮｂまたは
Ｔａに対しては六方晶系ＶＳｉ＿２またはＮｂＳｉ＿２
またはＴａＳｉ＿２が形成される温度、前記IVａ族のＴ
ｉまたはＺｒまたはＨｆに対しては斜方晶系ＴｉＳｉ＿
２またはＺｒＳｉ＿２またはＨｆＳｉ＿２がそれぞれ形
成される温度に前記基板を加熱した状態で前記高融点金
属の膜堆積を行うことにより、膜堆積と同時にシリサイ
ド化反応を生じさせることを特徴とした高融点金属シリ
サイドの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012585A JPS61170030A (ja) | 1985-01-23 | 1985-01-23 | 高融点金属シリサイドの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012585A JPS61170030A (ja) | 1985-01-23 | 1985-01-23 | 高融点金属シリサイドの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170030A true JPS61170030A (ja) | 1986-07-31 |
Family
ID=11741568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012585A Pending JPS61170030A (ja) | 1985-01-23 | 1985-01-23 | 高融点金属シリサイドの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700722A (en) * | 1992-08-06 | 1997-12-23 | Sony Corporation | Process for forming silicide plugs in semiconductor devices |
-
1985
- 1985-01-23 JP JP1012585A patent/JPS61170030A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700722A (en) * | 1992-08-06 | 1997-12-23 | Sony Corporation | Process for forming silicide plugs in semiconductor devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5451545A (en) | Process for forming stable local interconnect/active area silicide structure VLSI applications | |
| JPH03133176A (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JP2000196082A (ja) | 半導体素子のゲ―ト電極形成方法 | |
| JP2503187B2 (ja) | 二重シリサイド層配線をもつ半導体装置の製造方法 | |
| JPS61170030A (ja) | 高融点金属シリサイドの形成方法 | |
| JPS6272122A (ja) | 高融点金属シリサイドの形成方法 | |
| JPS58154228A (ja) | 半導体装置の製造方法 | |
| JPH0922884A (ja) | 半導体素子の製造方法 | |
| JPH0147012B2 (ja) | ||
| JPH0529255A (ja) | 半導体装置及びその製造方法 | |
| JP2543911B2 (ja) | 半導体装置 | |
| JPS61174628A (ja) | 半導体装置の製造方法 | |
| JPS62183115A (ja) | Ｍｏシリサイドの形成方法 | |
| JPS6240364A (ja) | 高融点金属シリサイドの形成方法 | |
| JPH0273669A (ja) | 半導体装置 | |
| TW471036B (en) | Method of forming gate electrode of semiconductor device | |
| KR950000659B1 (ko) | 실사이드 형성방법 | |
| JPS6138264B2 (ja) | ||
| JPH03120872A (ja) | 半導体装置及びその製造方法 | |
| JPH0738103A (ja) | 半導体装置およびその製造方法 | |
| JPH0349230A (ja) | 半導体装置とその製造方法 | |
| JPH03120871A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62206827A (ja) | チタン・シリサイド膜の熱処理方法 | |
| JP2555754B2 (ja) | 薄膜形成方法 | |
| JPH02114641A (ja) | 半導体装置の製造方法 |