JPH0922884A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 本発明はゲートの抵抗を低減させることは勿
論、トポロジを改良し工程歩留り及び素子の信頼性を向
上させることにより、素子の高集積化に適合した半導体
素子の製造方法を提供することにある。 【解決手段】 本発明による半導体素子の製造方法は半
導体基板を備える段階と、半導体基板上にゲート酸化膜
を形成しこのゲート酸化膜上に多結晶シリコン膜を形成
する段階と、ＬＰＣＶＤ方法を用いて多結晶シリコン膜
上に連続的な非晶質構造を有する下部タングステン シ
リサイド膜と、隙間を有しながら小さなかけらで成る非
晶質構造を有する上部タングステン シリサイド膜を形
成する段階と、下部タングステン シリサイド膜と上部
タングステン シリサイド膜を酸素雰囲気の下で熱処理
し、下部及び上部タングステン シリサイド膜内の非晶
質構造を結晶化すると共に、上部タングステン シリサ
イド膜内の結晶粒界の表面に酸化膜を形成する段階を含
んで構成される。
論、トポロジを改良し工程歩留り及び素子の信頼性を向
上させることにより、素子の高集積化に適合した半導体
素子の製造方法を提供することにある。 【解決手段】 本発明による半導体素子の製造方法は半
導体基板を備える段階と、半導体基板上にゲート酸化膜
を形成しこのゲート酸化膜上に多結晶シリコン膜を形成
する段階と、ＬＰＣＶＤ方法を用いて多結晶シリコン膜
上に連続的な非晶質構造を有する下部タングステン シ
リサイド膜と、隙間を有しながら小さなかけらで成る非
晶質構造を有する上部タングステン シリサイド膜を形
成する段階と、下部タングステン シリサイド膜と上部
タングステン シリサイド膜を酸素雰囲気の下で熱処理
し、下部及び上部タングステン シリサイド膜内の非晶
質構造を結晶化すると共に、上部タングステン シリサ
イド膜内の結晶粒界の表面に酸化膜を形成する段階を含
んで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特にゲート形成の際に二重構造のタングステ
ン シリサイド膜を用いて高集積素子に適合するように
した半導体素子の製造方法に関する。
法に関し、特にゲート形成の際に二重構造のタングステ
ン シリサイド膜を用いて高集積素子に適合するように
した半導体素子の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置において、半導体素
子が高集積化することによりゲート電極に多結晶シリコ
ン層のみを用いる場合にワードラインの抵抗が増大し、
半導体素子の動作速度が低下することを防止するためゲ
ート電極上部に抵抗が少ない金属シリサイド、例えばタ
ングステン シリサイドを積層する構造が現れた。
子が高集積化することによりゲート電極に多結晶シリコ
ン層のみを用いる場合にワードラインの抵抗が増大し、
半導体素子の動作速度が低下することを防止するためゲ
ート電極上部に抵抗が少ない金属シリサイド、例えばタ
ングステン シリサイドを積層する構造が現れた。
【０００３】このような観点で、従来の半導体素子の製
造方法を説明すれば次の通りである。図１は、タングス
テン シリサイド膜を有するゲートを用いた従来の半導
体素子の製造方法を説明するための断面図である。
造方法を説明すれば次の通りである。図１は、タングス
テン シリサイド膜を有するゲートを用いた従来の半導
体素子の製造方法を説明するための断面図である。
【０００４】従来の半導体素子の製造方法は、図面には
示していないが、まずシリコン基板１上にＬＯＣＯＳ工
程方法で素子分離酸化膜（図示せず）を形成する。
示していないが、まずシリコン基板１上にＬＯＣＯＳ工
程方法で素子分離酸化膜（図示せず）を形成する。
【０００５】その次に、図１に示したように、シリコン
基板１上にゲート酸化膜２を形成し、ゲート酸化膜２上
に多結晶シリコン膜３を堆積する。
基板１上にゲート酸化膜２を形成し、ゲート酸化膜２上
に多結晶シリコン膜３を堆積する。
【０００６】次いで、多結晶シリコン膜３上に抵抗が小
さいタングステン シリサイド膜４を堆積する。
さいタングステン シリサイド膜４を堆積する。
【０００７】
【発明が解決しようとする課題】上記のように、従来の
半導体素子の製造方法においては次のような問題点があ
る。先ず、半導体素子の高集積化及び動作の高速化要求
の際にゲートの抵抗が小さくなければならないことを鑑
みた場合、従来の半導体素子の製造方法においては多結
晶シリコン膜の厚さに対するタングステン シリサイド
膜の厚さを増加させなければならない。
半導体素子の製造方法においては次のような問題点があ
る。先ず、半導体素子の高集積化及び動作の高速化要求
の際にゲートの抵抗が小さくなければならないことを鑑
みた場合、従来の半導体素子の製造方法においては多結
晶シリコン膜の厚さに対するタングステン シリサイド
膜の厚さを増加させなければならない。
【０００８】また、従来の半導体素子の製造方法におい
てはトポロジを改良する場合にタングステン シリサイ
ド膜の厚さはむしろ増加し、多結晶シリコン膜の厚さは
相対的に減少することになる。
てはトポロジを改良する場合にタングステン シリサイ
ド膜の厚さはむしろ増加し、多結晶シリコン膜の厚さは
相対的に減少することになる。
【０００９】従って、後続の高温工程の下でタングステ
ン シリサイド膜に含まれたフッ素原子がゲート酸化膜
に拡散しゲート酸化膜の劣化を加速させるため、ゲート
酸化膜と関連する半導体素子の工程歩留り及び信頼性が
落ちる。
ン シリサイド膜に含まれたフッ素原子がゲート酸化膜
に拡散しゲート酸化膜の劣化を加速させるため、ゲート
酸化膜と関連する半導体素子の工程歩留り及び信頼性が
落ちる。
【００１０】よって、本発明はゲートの抵抗を低減させ
ることは勿論、トポロジを改良し工程歩留り及び素子の
信頼性を向上させることにより、素子の高集積化に適合
した半導体素子の製造方法を提供することにその目的が
ある。
ることは勿論、トポロジを改良し工程歩留り及び素子の
信頼性を向上させることにより、素子の高集積化に適合
した半導体素子の製造方法を提供することにその目的が
ある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による半導体素子の製造方法は、半導体基板
を準備する段階と、半導体基板上にゲート酸化膜を形成
しこのゲート酸化膜上に多結晶シリコン膜を形成する段
階と、ＣＶＤ方法を用いて多結晶シリコン膜上に連続的
な非晶質構造を有する下部タングステン シリサイド膜
及び隙間を有しながら小さなかけらで成る非晶質構造を
有する上部タングステン シリサイド膜を形成する段階
と、下部タングステン シリサイド膜と上部タングステ
ン シリサイド膜を熱処理し、下部及び上部タングステ
ン シリサイド膜の内の非晶質構造を結晶化させると共
に、上部タングステン シリサイド膜内の結晶粒界の表
面に酸化膜を形成する段階を含んで構成することを特徴
とする。
めの本発明による半導体素子の製造方法は、半導体基板
を準備する段階と、半導体基板上にゲート酸化膜を形成
しこのゲート酸化膜上に多結晶シリコン膜を形成する段
階と、ＣＶＤ方法を用いて多結晶シリコン膜上に連続的
な非晶質構造を有する下部タングステン シリサイド膜
及び隙間を有しながら小さなかけらで成る非晶質構造を
有する上部タングステン シリサイド膜を形成する段階
と、下部タングステン シリサイド膜と上部タングステ
ン シリサイド膜を熱処理し、下部及び上部タングステ
ン シリサイド膜の内の非晶質構造を結晶化させると共
に、上部タングステン シリサイド膜内の結晶粒界の表
面に酸化膜を形成する段階を含んで構成することを特徴
とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を添付
の図を参照して詳細に説明する。
の図を参照して詳細に説明する。
【００１３】図２〜図４は、本発明による半導体素子の
ゲート電極を形成する工程断面図である。
ゲート電極を形成する工程断面図である。
【００１４】本発明による半導体素子の製造方法は、図
面には示していないが、まずシリコン基板１１上にＬＯ
ＣＯＳ工程方法で素子分離酸化膜（図示せず）を形成す
る。
面には示していないが、まずシリコン基板１１上にＬＯ
ＣＯＳ工程方法で素子分離酸化膜（図示せず）を形成す
る。
【００１５】その次に、図２に示すように、シリコン基
板１１上にゲート酸化膜１２を形成し、ゲート酸化膜１
２上に多結晶シリコン膜１３を堆積する。
板１１上にゲート酸化膜１２を形成し、ゲート酸化膜１
２上に多結晶シリコン膜１３を堆積する。
【００１６】次いで、図３に示すように、多結晶シリコ
ン膜１３上にＷＦ6 とＳｉＨ4 ガスを約４４０〜４８０
℃の温度の下でＬＰＣＶＤ（Low Pressure Chemical Va
porDeposition）方法により約１３００〜１５００オン
グストローム厚さの二重構造のタングステン シリサイ
ド膜を形成する。つまり、多結晶シリコン膜１３上に約
７００〜８００オングストローム厚さの非晶質構造の下
部タングステン シリサイド膜１４を形成し、下部タン
グステン シリサイド膜１４上に約５００〜８００オン
グストローム厚さの小さなかけらを有する非晶質構造の
上部タングステン シリサイド膜１５を形成する。
ン膜１３上にＷＦ6 とＳｉＨ4 ガスを約４４０〜４８０
℃の温度の下でＬＰＣＶＤ（Low Pressure Chemical Va
porDeposition）方法により約１３００〜１５００オン
グストローム厚さの二重構造のタングステン シリサイ
ド膜を形成する。つまり、多結晶シリコン膜１３上に約
７００〜８００オングストローム厚さの非晶質構造の下
部タングステン シリサイド膜１４を形成し、下部タン
グステン シリサイド膜１４上に約５００〜８００オン
グストローム厚さの小さなかけらを有する非晶質構造の
上部タングステン シリサイド膜１５を形成する。
【００１７】その次に、図４に示すように、下部タング
ステン シリサイド膜１４と上部タングステン シリサ
イド膜１５を約７００〜９００℃の酸素雰囲気の下で熱
処理して結晶化させる。
ステン シリサイド膜１４と上部タングステン シリサ
イド膜１５を約７００〜９００℃の酸素雰囲気の下で熱
処理して結晶化させる。
【００１８】この場合、結晶化工程の際に上部タングス
テン シリサイド膜１５内の小さなかけらの非晶質シリ
コン層の隙間の間に、酸素が浸透しながら結晶化した結
晶粒界の表面を薄く酸化させてその表面に薄い酸化膜１
６を形成する。
テン シリサイド膜１５内の小さなかけらの非晶質シリ
コン層の隙間の間に、酸素が浸透しながら結晶化した結
晶粒界の表面を薄く酸化させてその表面に薄い酸化膜１
６を形成する。
【００１９】また、酸化膜１６は上部タングステン シ
リサイド膜１５に含まれたフッ素原子（Ｆ）等を捕獲
（capturing)することにより、後続の工程で上部タング
ステンシリサイド膜１５からフッ素原子（Ｆ）等がゲー
ト酸化膜１２に拡散するのを抑制させる。
リサイド膜１５に含まれたフッ素原子（Ｆ）等を捕獲
（capturing)することにより、後続の工程で上部タング
ステンシリサイド膜１５からフッ素原子（Ｆ）等がゲー
ト酸化膜１２に拡散するのを抑制させる。
【００２０】一方、多結晶シリコン膜１３と二重構造を
有するタングステン シリサイド膜１４、１５のそれぞ
れの厚さによるゲートの抵抗値が次のように現われるこ
とが分かる。
有するタングステン シリサイド膜１４、１５のそれぞ
れの厚さによるゲートの抵抗値が次のように現われるこ
とが分かる。
【００２１】先ず、多結晶シリコン膜１３の厚さが約７
００オングストローム程度であり、二重構造の下部及び
上部タングステン シリサイド膜１４および１５の全体
の厚さが約１３００オングストローム程度である場合に
抵抗（Ｒs ）が約９Ω／□程度に現われた。
００オングストローム程度であり、二重構造の下部及び
上部タングステン シリサイド膜１４および１５の全体
の厚さが約１３００オングストローム程度である場合に
抵抗（Ｒs ）が約９Ω／□程度に現われた。
【００２２】また、多結晶シリコン膜１３の厚さが約１
０００オングストローム程度であり、下部及び上部タン
グステン シリサイド膜１４および１５の全体厚さが約
１０００オングストローム程度である場合に抵抗（Ｒ
s ）が約１３Ω／□程度に現われた。
０００オングストローム程度であり、下部及び上部タン
グステン シリサイド膜１４および１５の全体厚さが約
１０００オングストローム程度である場合に抵抗（Ｒ
s ）が約１３Ω／□程度に現われた。
【００２３】さらに、多結晶シリコン膜１３の厚さが約
７００オングストローム程度であり、下部及び上部タン
グステン シリサイド膜１４および１５の全体厚さが約
１３００オングストローム程度である場合に抵抗（Ｒ
S ）が約１１Ω／□程度に現われた。
７００オングストローム程度であり、下部及び上部タン
グステン シリサイド膜１４および１５の全体厚さが約
１３００オングストローム程度である場合に抵抗（Ｒ
S ）が約１１Ω／□程度に現われた。
【００２４】上記のような二重のポリサイド構造を有す
るゲートを用いた半導体素子においての時間によるゲー
ト酸化膜の絶縁破壊を測定した時、殆ど類似に現われ
た。
るゲートを用いた半導体素子においての時間によるゲー
ト酸化膜の絶縁破壊を測定した時、殆ど類似に現われ
た。
【００２５】即ち、本発明を適用すると、ゲート酸化膜
絶縁破壊特性の劣化をさせることなくゲートの抵抗が著
しく減少することが分かる。
絶縁破壊特性の劣化をさせることなくゲートの抵抗が著
しく減少することが分かる。
【００２６】なお、下部及び上部タングステン シリサ
イド膜１４および１５の形成の際のガスは、ＷＦ6 とＳ
ｉＨ4 ガスの代わりにＷＦ6 とＳｉＨ2 Ｃｌ2 を含むガ
スを用いてもよい。
イド膜１４および１５の形成の際のガスは、ＷＦ6 とＳ
ｉＨ4 ガスの代わりにＷＦ6 とＳｉＨ2 Ｃｌ2 を含むガ
スを用いてもよい。
【００２７】
【発明の効果】本発明による半導体素子の製造方法にお
いては次のような効果がある。
いては次のような効果がある。
【００２８】本発明による半導体素子の製造方法におい
ては、二重構造を有するタングステン シリサイド膜を
酸素雰囲気の下で熱処理して上部のタングステン シリ
サイド膜の小さい粒子表面に酸化膜を形成する場合、周
囲のフッ素が酸化膜に含まれるようにすることにより、
後続の高温工程で上部のタングステン シリサイド膜に
含まれたフッ素原子が下部のゲート酸化膜に拡散される
のを抑制することができる。
ては、二重構造を有するタングステン シリサイド膜を
酸素雰囲気の下で熱処理して上部のタングステン シリ
サイド膜の小さい粒子表面に酸化膜を形成する場合、周
囲のフッ素が酸化膜に含まれるようにすることにより、
後続の高温工程で上部のタングステン シリサイド膜に
含まれたフッ素原子が下部のゲート酸化膜に拡散される
のを抑制することができる。
【００２９】従って、本発明による半導体素子の製造方
法においてはタングステン シリサイド膜の厚さを増加
させる場合、タングステン シリサイド膜によりゲート
酸化膜の劣化が加速化するのが抑制されるので、ゲート
抵抗の減少は勿論トポロジを改良させることができる。
法においてはタングステン シリサイド膜の厚さを増加
させる場合、タングステン シリサイド膜によりゲート
酸化膜の劣化が加速化するのが抑制されるので、ゲート
抵抗の減少は勿論トポロジを改良させることができる。
【００３０】そのため、本発明による半導体素子の製造
方法はゲート抵抗の減少は勿論、トポロジーが改良され
るので高集積素子に適合する。
方法はゲート抵抗の減少は勿論、トポロジーが改良され
るので高集積素子に適合する。
【図１】タングステン シリサイド膜を有するゲートを
用いた従来の半導体素子の製造方法を説明するための断
面図。
用いた従来の半導体素子の製造方法を説明するための断
面図。
【図２】本発明の一実施形態である半導体素子の製造方
法を示す工程断面図。
法を示す工程断面図。
【図３】本発明の一実施形態である半導体素子の製造方
法を示す工程断面図。
法を示す工程断面図。
【図４】本発明の一実施形態である半導体素子の製造方
法を示す工程断面図。
法を示す工程断面図。
１…シリコン基板 ２…ゲート酸化膜 ３…多結晶シリコン膜 ４…下部タングステン シリサイド膜 ５…上部タングステン シリサイド膜 ６…酸化膜
Claims (8)
- 【請求項１】 半導体基板を用意する段階；前記半導体
基板上にゲート酸化膜と、前記ゲート酸化膜上に多結晶
シリコン膜を形成する段階；ＣＶＤ方法を用いて前記多
結晶シリコン膜上に連続的な非晶質構造を有する下部タ
ングステン シリサイド膜と、隙間を有しながら小さな
かけらで成る非晶質構造を有する上部タングステン シ
リサイド膜を形成する段階；前記下部タングステン シ
リサイド膜と、前記上部タングステン シリサイド膜を
熱処理して前記下部及び上部タングステン シリサイド
膜の中の非晶質構造を結晶化させると共に、前記上部タ
ングステン シリサイド膜内の結晶化した結晶粒界の表
面に酸化膜を形成する段階；を含んで構成される半導体
素子の製造方法。 - 【請求項２】 前記ＣＶＤ方法は、ＬＰＣＶＤ法を用い
ることを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項３】 前記下部及び上部タングステン シリサ
イド膜の形成の際のガスは、ＷＦ6 とＳｉＨ4 を含むこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項４】 前記下部及び上部タングステン シリサ
イド膜の形成の際のガスは、ＷＦ6 とＳｉＨ2 Ｃｌ2 を
含むことを特徴とする請求項１記載の半導体素子の製造
方法。 - 【請求項５】 前記下部及び上部タングステン シリサ
イド膜は、約４００〜５００℃の温度の下で形成するこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項６】 前記酸化膜は、前記上部タングステン
シリサイド膜内のフッ素（Ｆ）を含むことを特徴とする
請求項１記載の半導体素子の製造方法。 - 【請求項７】 前記熱処理段階は、約７００〜９００℃
の温度の下で実施することを特徴とする請求項１記載の
半導体素子の製造方法。 - 【請求項８】 前記熱処理段階は酸素雰囲気の下で実施
することを特徴とする請求項７記載の半導体素子の製造
方法。
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