KR100745604B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자 및 그 형성 방법을 제공한다. 이 방법에 따르면, 실리콘층 상에 제1 및 제2 텅스텐 실리사이드막들을 차례로 형성한다. 이때, 제1 텅스텐 실리사이드막은 비정질상태로 형성되며, 제1 텅스텐 실리사이드막의 텅스텐 대 실리콘의 함량비는 1 : 4.5 내지 1 : 9이다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1 내지 도 3은 종래의 폴리사이드 게이트를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예들에 따른 텅스텐 실리사이드막들의 형성 방법을 설명하기 위한 플로우 챠트이다.
도 8은 본 발명의 실시예에 따라 실시된 제1 실험을 설명하기 위한 전자주사현미경 사진들이다.
도 9는 본 발명의 실시예에 따라 실시된 제2 실험을 설명하기 위한 전자주사 현미경 사진들이다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 차례로 적층된 실리콘층 및 금속실리사이드층으로 형성된 도전 패턴을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
통상적으로, 반도체 소자의 동작 속도를 향상시키고 소비전력을 감소시키는 등의 효과를 위하여, 반도체 소자에 사용되는 도전 패턴은 낮은 전기적 저항을 요구할 수 있다. 이러한 낮은 저항을 위하여, 차례로 적층된 실리콘층 및 텅스텐실리사이드막으로 구성된 도전 패턴이 제안된 바 있다. 차례로 적층된 실리콘층 및 텅스텐실리사이드막으로 구성된도전 패턴을 폴리사이드(polycide)라 정의할 수 있다. 통상적으로, 폴리사이드는 전계 효과 트랜지스터(이하, 트랜지스터라 함)의 게이트로 사용되고 있다. 즉, 실리콘층이 트랜지스터의 특성을 제어하고, 텅스텐실리사이드막이 게이트의 저항을 낮추어 트랜지스터의 동작 속도를 향상시킬 수 있다. 이러한 폴리사이드로 게이트를 형성하는 종래 방법을 도면들을 참조하여 설명한다.
도 1 내지 도 3은 종래의 폴리사이드 게이트를 갖는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 기판(1) 상에 게이트 산화막(2)을 형성하고, 상기 게이트 산화막(2) 상에 폴리실리콘층(3)을 증착한다. 상기 반도체 기판(1) 상에 텅스텐 실리사이드막(4)을 형성한다.
상기 텅스텐 실리사이드막(4)을 형성한 후에, 상기 반도체 기판(1)에 실란 가스(silane gas)를 사용하는 후 실란 처리(post silane treatment)를 수행한다. 상기 후 실란 처리는 상기 텅스텐 실리사이드막(4)과 상기 폴리실리콘층(3)간의 응 력을 감소시킨다. 만약, 상기 후 실란 처리를 수행하지 않는 경우, 상기 응력으로 인하여 상기 텅스텐 실리사이드막(4)의 리프팅(lifting)이 발생될 수 있다.
하지만, 상기 후 실란 처리에 의하여 상기 텅스텐 실리사이드막(4) 아래의 폴리실리콘층(3)이 추가적으로 성장될 수 있다. 통상적으로, 상기 텅스텐 실리사이드막(4)은 원주형 그레인(columnar grain) 구조로 성장된다. 상기 후 실란 처리시, 실리콘 소스가 상기 텅스텐 실리사이드막(4)의 원주형 그레인 경계(columnar grain boundary)을 따라 상기 텅스텐 실리사이드막(4)과 상기 폴리실리콘층(3) 사이의 계면으로 침투된다. 이에 따라, 상기 텅스텐 실리사이드막(4) 아래의 폴리실리콘층(3)이 추가적으로 성장된다. 상기 추가적으로 성장된 폴리실리콘층(3')의 두께는 상기 증착 직후의 폴리실리콘층(3)의 두께에 비하여 두껍다. 도면에서, 참조부호 "5"는 상기 후 실란 처리에 의하여 상기 폴리실리콘층(3)이 추가적으로 성장된 부분을 나타낸다.
도 3을 참조하면, 상기 텅스텐 실리사이드막(4) 및 추가적으로 성장된 폴리실리콘층(3')을 연속적으로 패터닝하여 차례로 적층된 폴리실리콘 패턴(3a) 및 텅스텐 실리사이드 패턴(4a)을 형성한다. 상기 폴리실리콘 패턴(3a) 및 텅스텐 실리사이드 패턴(4a)은 게이트 전극(6)을 구성한다.
상술한 종래 방법에 따르면, 상기 후 실란 처리에 의하여 상기 텅스텐 실리사이드막(4) 아래에 폴리실리콘층(3)이 추가적으로 성장될 수 있다. 이에 따라, 상기 게이트 전극(6)의 높이가 증가될 수 있다. 반도체 소자의 고집적화 경향이 심화되는 현 시점에서, 상기 게이트 전극(6)의 높이가 증가됨에 따라 반도체 소자의 제 조가 어려워질 수 있다. 또한, 상기 폴리실리콘 패턴(3a)의 높이가 증가됨에 따라, 상기 게이트 전극(6)을 포함하는 트랜지스터의 특성도 열화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화되고 우수한 특성을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 실리콘층의 추가적인 성장을 방지하여 고집적화에 최적화되고 우수한 특성을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결할 수 있는 반도체 소자를 제공한다. 이 소자는 기판 상에 배치된 실리콘 패턴; 상기 실리콘 패턴 상에 배치된 제1 텅스텐 실리사이드 패턴; 및 상기 제1 텅스텐 실리사이드 패턴 상에 배치된 제2 텅스텐 실리사이드 패턴을 포함한다. 이때, 상기 제1 텅스텐 실리사이드 패턴은 비정질이고, 상기 제1 텅스텐 실리사이드 패턴의 텅스텐 대 실리콘의 함량비는 1 : 4.5 내지 1 : 9이다.
구체적으로, 상기 제1 텅스텐 실리사이드 패턴의 두께가 실질적으로 20Å 내지 250Å일 수 있다. 상기 제2 텅스텐 실리사이드 패턴의 텅스텐 대 실리콘의 함량비는 1 : 1 내지 1 : 3일 수 있다. 상기 제2 텅스텐 실리사이드 패턴은 결정 상태일 수 있다.
상기 실리콘 패턴, 제1 텅스텐 실리사이드 패턴 및 제2 텅스텐 실리사이드 패턴은 게이트 전극을 구성할 수 있다. 이 경우에, 상기 소자는 상기 실리콘 패턴과 상기 기판 사이에 개재된 게이트 절연막; 및 상기 게이트 전극 양측의 상기 기판에 형성된 도펀트 도핑 영역을 더 포함할 수 있다. 상기 소자는 상기 게이트 절연막과 상기 게이트 전극 사이에 개재된 전하 저장 패턴; 및 상기 전하 저장 패턴과 상기 게이트 전극 사이에 개재된 블로킹 절연 패턴을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 실리콘층을 형성하는 단계; 상기 실리콘층 상에 제1 텅스텐 실리사이드막을 형성하는 단계; 및 상기 제1 텅스텐 실리사이드막 상에 제2 텅스텐 실리사이드막을 형성하는 단계를 포함한다. 이때, 상기 제1 텅스텐 실리사이드막은 비정질로 형성되고, 상기 제1 텅스텐 실리사이드막의 텅스텐 대 실리콘의 함량비는 1 : 4.5 내지 1 : 9이다.
구체적으로, 상기 제1 및 제2 텅스텐 실리사이드막들을 형성하는 단계는, 상기 실리콘층을 갖는 기판을 공정 챔버내로 로딩(loading)하는 단계; 상기 공정 챔버에 제1 텅스텐 소스 가스, 제1 실리콘 소스 가스 및 제1 불활성 가스를 주입하여 상기 제1 텅스텐 실리사이드막을 형성하는 단계; 상기 공정 챔버에 제2 텅스텐 소스 가스, 제2 실리콘 소스 가스 및 제2 불활성 가스를 주입하여 상기 제2 텅스텐 실리사이드막을 형성하는 단계; 및 상기 기판을 상기 공정 챔버로 부터 언로딩(unloading)하는 단계를 포함할 수 있다.
상기 방법은 상기 기판을 언로딩하기 전에, 상기 공정 챔버내로 후 실란 가 스(post silane gas)를 주입하여 상기 기판에 후 실란 처리를 수행하는 단계를 더 포함할 수 있다. 상기 제1 텅스텐 소스 가스의 유입량은 1 sccm 내지 5 sccm 이고, 상기 제1 실리콘 소스 가스의 유입량은 100 sccm 내지 500 sccm 이며, 상기 제1 불활성 가스의 유입량은 1400 sccm 내지 3000 sccm일 수 있다. 상기 방법은 상기 제1 텅스텐 실리사이드막을 형성가기 전에, 상기 공정 챔버내로 전 실란 가스(pre silane gas)를 주입하여 전 실란 처리를 수행하는 단계를 더 포함할 수 있다. 상기 전 실란 가스의 유입량은 500 sccm 내지 2000 sccm이고, 상기 전 실란 가스의 유입 시간은 30초 내지 300초일 수 있다. 상기 제1 텅스텐 실리사이드막의 두께는 실질적으로 20Å 내지 250Å으로 형성될 수 있다. 상기 제2 텅스텐 실리사이드막의 텅스텐 대 실리콘의 함량비는 1 : 1 내지 1 : 3로 형성될 수 있다. 상기 제2 텅스텐 실리사이드막은 결정 상태로 형성될 수 있다.
상기 방법은 상기 실리콘층을 형성하기 전에 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 제2 텅스텐 실리사이드막, 제1 텅스텐 실리사이드막 및 실리콘층을 연속적으로 패터닝하여 차례로 적층된 실리콘 패턴, 제1 텅스텐 실리사이드 패턴 및 제2 텅스텐 실리사이드 패턴을 포함하는 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 상기 기판에 도펀트 도핑 영역을 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 실리콘층을 형성하기 전에, 상기 게이트 절연막 상에 예비 전하 저장막을 형성하는 단계; 및 상기 기판 전면에 블로킹 절연막을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 실리콘층은 상기 블로킹 절연막 상에 형 성되고, 상기 게이트 전극을 형성하는 단계는 상기 블로킹 절연막 및 예비 전하 저장막을 더 연속적으로 패터닝하여 차례로 적층된 전하 저장 패턴, 블로킹 절연 패턴 및 상기 게이트 전극을 형성하는 단계를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 7은 본 발명의 실시예들에 따른 텅스텐 실리사이드막들의 형성 방법을 설명하기 위한 플로우 챠트이다.
도 4를 참조하면, 반도체 기판(100, 이하, 기판이라 함) 상에 게이트 절연막(102)을 형성하고, 상기 게이트 절연막(102) 상에 실리콘층(104)을 형성한다. 상기 게이트 절연막(102)은 실리콘 산화막으로 형성할 수 있다. 상기 실리콘층(104) 은 폴리실리콘층으로 형성할 수 있다. 특히, 상기 실리콘층(104)은 도펀트들(dopants)에 의해 도핑되는 것이 바람직하다. 상기 실리콘층(104)은 이온 주입 방식 또는 인시츄(in-situ) 방식등에 의하여 도핑될 수 있다.
도 5를 참조하면, 상기 실리콘층(104) 상에 제1 텅스텐 실리사이드막(106) 및 제2 텅스텐 실리사이드막(108)을 차례로 형성한다. 상기 제1 및 제2 텅스텐 실리사이드막들(106,108)을 형성하는 방법을 도 7에 도시된 플로우 챠트(flow chart)를 참조하여 구체적으로 설명한다.
도 5 및 도 7을 참조하면, 먼저, 상기 실리콘층(104)을 갖는 상기 기판(100)을 공정 챔버내로 로딩(loading)한다(S200). 상기 기판(100)을 상기 공정 챔버내로 로딩하기 전에, 상기 실리콘층(104)의 표면을 세정하는 것이 바람직하다.
상기 기판(100)을 상기 공정 챔버내로 로딩(S200)한 후에, 상기 공정 챔버내로 전 실란 가스(pre silane gas)를 주입하여 전 실란 처리(pre silane treatment)를 수행한다(S210). 상기 전 실란 가스는 모노 실란 가스(mono silane gas, SiH4) 또는 디클로로 실란 가스(DiChloro-Silane gas, SiH2Cl2)등일 수 있다. 상기 전 실란 처리는 상기 실리콘층(104)의 표면에 수행된다. 상기 전 실란 처리(S210)시, 상기 전 실란 가스의 유입량은 500 sccm 내지 2000 sccm인 것이 바람직하다. 상기 전 실란 처리(S210)의 공정 압력은 2 Torr 내지 10 Torr인 것이 바람직하다. 상기 전 실란 처리(S210)의 공정 시간은 30초 내지 300초이다.
상기 전 실란 처리를 수행(S210)한 후에, 상기 공정 챔버내를 퍼징(purging) 할 수 있다. 이어서, 상기 공정 챔버내로 제1 텅스텐 소스 가스, 제1 실리콘 소스 가스 및 제1 불활성 가스를 공급하여 상기 실리콘층(104) 상에 제1 텅스텐 실리사이드막(106)을 형성한다(S220). 상기 제1 텅스텐 실리사이드막(106)은 비정질 상태로 형성한다. 상기 제1 텅스텐 실리사이드막(106)은 텅스텐 대 실리콘의 함량비가 1 : 4.5 내지 1 : 9가 되도록 형성한다. 상기 제1 텅스텐 실리사이드막(106)의 두께는 실질적으로 20Å 이상인 것이 바람직하다. 특히, 상기 제1 텅스텐 실리사이드막(106)의 두께는 20Å 내지 250Å인 것이 바람직하다.
상기 제1 텅스텐 소스 가스는 육불화텅스텐(WF6)등으로 사용할 수 있다. 상기 제1 실리콘 소스 가스는 모노 실란 가스(mono silane gas, SiH4) 또는 디클로로 실란 가스(DiChloro-Silane gas, SiH2Cl2)등일 수 있다. 상기 제1 불활성 가스는 아르곤 가스등인 것이 바람직하다. 상기 제1 텅스텐 소스 가스의 유입량은 1 sccm 내지 5 sccm인 것이 바람직하며, 상기 제1 실리콘 소스 가스의 유입량은 100 sccm 내지 500 sccm인 것이 바람직하다. 상기 제1 불활성 가스의 유입량은 1400 sccm 내지 3000 sccm인 것이 바람직하다. 특히, 상기 제1 불활성 가스의 유입량은 상기 제1 텅스텐 실리사이드막(106)의 텅스텐 대 실리콘의 함량비에 중요한 역할을 할 수 있다. 상기 제1 텅스텐 실리사이드막(106)을 형성(S220)할때, 상기 공정 챔버내 공정 압력은 0.3 Torr 내지 3 Torr이고, 상기 공정 챔버내 공정 온도는 550℃ 내지 650℃일 수 있다. 특히, 상기 단계(S220)시, 상기 공정 챔버내 공정 온도는 600℃ 내지 610℃으로 수행할 수 있다.
상기 제1 텅스텐 실리사이드막(106)을 형성(S220)한 후에, 상기 공정 챔버내로 제2 텅스텐 소스 가스, 제2 실리콘 소스 가스 및 제2 불활성 가스를 공급하여 상기 제1 텅스텐 실리사이드막(106) 상에 제2 텅스텐 실리사이드막(106)을 형성한다(S230). 상기 제2 텅스텐 실리사이드막(108)은 텅스텐 대 실리콘의 함량비가 1 : 1 내지 1 : 3이 되도록 형성하는 것이 바람직하다. 상기 제2 텅스텐 실리사이드막(108)의 비저항은 상기 제1 텅스텐 실리사이드막(106)의 비저항에 비하여 낮은 것이 바람직하다. 상기 제2 텅스텐 실리사이드막(108)은 결정상태로 형성되는 것이 바람직하다.
상기 제2 텅스텐 소스 가스는 육불화텅스텐 가스등일 수 있다. 상기 제2 실리콘 소스 가스는 모노 실란 가스 또는 디클로로 실린 가스등일 수 있다. 상기 제2 불활성 가스는 아르곤등일 수 있다. 상기 제2 텅스텐 소스 가스의 유입량 대 상기 제2 실리콘 소스 가스의 유입량의 비는 1 : 10 내지 1 :40 일 수 있다. 상기 제2 불활성 가스의 유입량은 상기 제1 불활성 가스의 유입량에 비하여 작은 것이 바람직하다. 예컨대, 상기 제2 불활성 가스의 유입량은 1 sccm 내지 1000 sccm일 수 있다.
상기 제2 텅스텐 실리사이드막(108)을 형성(S230)한 후에, 상기 공정 챔버를 퍼징할 수 있다. 이어서, 상기 제2 텅스텐 실리사이드막(108)을 갖는 기판(100)에 후 실란 처리(post silane treatment)를 수행한다(S240). 상기 후 실란 처리는 상기 제1 및 제2 텅스텐 실리사이드막들(106,108)과 상기 실리콘층(104) 간의 응력을 감소시킨다. 또한, 상기 후 실란 처리는 상기 제1 및 제2 텅스텐 실리사이드막 들(106,108)내에 포함될 수 있는 불소의 량을 감소시킨다. 상기 후 실란 처리는 후 실란 가스(post silane gas)를 사용한다. 상기 후 실란 가스는 모노 실란 가스 또는 디클로로 실란 가스등일 수 있다. 상기 후 실란 처리시, 상기 후 실란 가스의 유입량은 300 sccm 내지 1000 sccm일 수 있다. 상기 후 실란 처리시 상기 후 실란 가스와 더불어 불활성 가스를 더 유입할 수 있다.
상기 후 실란 처리(S240)를 수행한 후에, 상기 기판(100)을 상기 공정 챔버로부터 언로딩(unloading)한다(S250). 이상 상술한 방법으로 상기 실리콘층(104) 상에 상기 제1 및 제2 텅스텐 실리사이드막들(106,108)을 형성할 수 있다.
상술한 방법에 따르면, 상기 실리콘층(104) 상에 텅스텐 대 실리콘의 함량비가 1 : 4.5 내지 1 : 9 이며 비정질 상태인 상기 제1 텅스텐 실리사이드막(106)을 형성한 후에, 상기 제2 텅스텐 실리사이드막(108)을 형성한다. 이에 따라, 상기 후 실란 처리를 수행할때, 상기 제1 텅스텐 실리사이드막(106)이 실리콘 소스가 상기 실리콘층(104)으로 공급되는 것을 차단한다. 그 결과, 종래의 실리콘층의 추가적인 성장을 방지할 수 있다.
본 발명에 따른 반도체 소자의 효과를 확인하기 위하여 제1 실험을 수행하였다. 상기 제1 실험은 비정질 상태인 상기 제1 텅스텐 실리사이드막(106)의 텅스텐 대 실리콘의 함량비를 확인하기 위한 것이다. 상기 제1 실험에 대해 구체적으로 설명한다. 상기 제1 실험을 도 8을 참조하여 구체적으로 설명한다.
도 8은 본 발명의 실시예에 따라 실시된 제1 실험을 설명하기 위한 전자주사현미경 사진들이다.
도 8을 참조하면, 먼저, 상기 제1 실험을 위하여 시료 1 및 시료 2를 준비하였다. 참조부호 "a" 는 상기 시료 1의 단면 사진이고, 참조부호 "b"는 상기 시료 2의 단면 사진이다.
상기 시료 1(a)을 구현한 방법을 설명한다. 먼저, 기판의 절연막 상에 800Å 두께의 실리콘층을 형성하였으며, 그 위에 200Å 두께의 제1 텅스텐 실리사이드막(151) 및 900Å 두께의 제2 텅스텐 실리사이막(152)을 차례로 형성하였다. 그리고, 상기 후 실란 처리를 수행하였다. 상기 시료 1(a)의 제1 텅스텐 실리사이드막(151)는 텅스텐 대 실리콘의 함량비가 1 : 4가 되도록 형성하였다.
상기 시료 2(b)를 구현한 방법을 설명한다. 기판의 절연막 상에 800Å 두께의 실리콘층을 형성하였고, 그 위에 200Å 두께의 제1 텅스텐 실리사이드막(161) 및 900Å 두께의 제2 텅스텐 실리사이드막(162)을 형성하였다. 상기 시료 2(b)의 제1 텅스텐 실리사이드막(161)은 텅스텐 대 실리콘의 함량비가 1 : 6.1이 되도록 형성하였다. 물론, 상기 제2 텅스텐 실리사이드막(162)을 형성한 후에, 상기 후 실란 처리를 수행하였다. 상기 시료 2(b)의 제1 텅스텐 실리사이드막(161)을 형성한 조건을 다음과 같다. 2 sccm의 육불화텅스텐 가스, 300 sccm의 디클로로 실란 가스 및 2600 sccm의 아르곤 가스를 공정 챔버로 공급하였다.
도 8에 도시된 바와 같이, 상기 시료 1(a)의 실리콘층(150)의 두께는 약 1400Å으로 나타났으며, 상기 시료 2(b)의 실리콘층(160)의 두께는 약 800Å로 나타났다. 즉, 상기 시료 1(a)의 실리콘층(150)은 약 600Å의 두께가 추가적으로 성장하였으며, 상기 시료 2(b)의 실리콘층(160)은 추가적 성장이 되지 않았음을 알 수 있다. 결과적으로, 제1 텅스텐 실리사이드막의 텅스텐 대 실리콘의 함량비가 1 : 4 이하에서는 종래 실리콘층의 추가적 성장이 발생함을 알 수 있다. 따라서, 도 5의 제1 텅스텐 실리사이드막(106)의 텅스텐 대 실리콘의 함량비가 1 : 4.5 이상으로 제어하여 종래 실리콘층의 추가적 성장을 방지할 수 있다. 그리고, 도 5의 제1 텅스텐 실리사이드막(106)의 텅스텐 대 실리콘의 함량비가 1 : 9 이하인 것이 바람직하다. 이는, 텅스텐 실리사이드막의 텅스텐 대 실리콘의 함량비가 1 : 9 이상되는 경우에, 텅스텐 실리사이드막의 저항이 매우 높아질 수 있기 때문이다.
다음으로, 본 발명에 따른 제1 텅스텐 실리사이드막(106)의 두께에 대한 제2 실험을 수행하였다. 이를 도 9를 참조하여 설명한다.
도 9는 본 발명의 실시예에 따라 실시된 제2 실험을 설명하기 위한 전자주사 현미경 사진들이다.
도 9를 참조하면, 상기 제2 실험을 위하여 시료 3, 시료 4 및 시료 5를 준비하였다. 도면의 참조부호 "c", "d" 및 "e"는 각각 상기 시료 3(c), 시료 4(d) 및 시료 5(e)의 단면 사진들이다.
상기 시료 3(c)을 구현한 방법을 설명한다. 먼저, 기판의 절연막 상에 800Å 두께의 실리콘층을 형성한 후에, 1000Å 두께의 텅스텐 실리사이드막(171)을 형성하였다. 상기 텅스텐 실리사이드막(171)을 형성한 후에 후 실란 처리를 수행하였다. 즉, 상기 시료 3(c)에는 본 발명에 따른 비정질 상태의 제1 텅스텐 실리사이드막을 형성하지 않았다. 도시된 바와 같이, 상기 시료 3(c)의 실리콘층(170)의 두께는 약 1400Å으로 나타났다. 상기 시료 3(c)의 실리콘층(170)은 약 600Å의 두께만 큼 추가적으로 성장하였음을 알 수 있다.
상기 시료 4(d)을 구현한 방법을 설명한다. 기판의 절연막 상에 800Å 두께의 실리콘층(180)을 형성한 후에, 실리콘층(180) 상에 실질적으로 20Å 두께의 제1 텅스텐 실리사이드막(181) 및 980Å 두께의 제2 텅스텐 실리사이드막(182)을 차례로 형성하였다. 물론, 제2 텅스텐 실리사이드막(182)을 형성한 후에, 후 실란 처리를 수행하였다. 상기 시료 4(d)의 제1 텅스텐 실리사이드막(181)의 텅스텐 대 실리콘의 함량비는 1 : 6.1 이었다. 도시된 바와 같이, 상기 시료 4(d)의 실리콘층(180)은 약 800Å의 두께를 그대로 유지한다. 즉, 상기 시료 4(d)의 실리콘층(180)은 추가적으로 성장하지 않았다.
상기 시료 5(e)를 구현한 방법을 설명한다. 기판의 절연막 상에 800Å 두께의 실리콘층(190)을 형성한 후에, 실리콘층(190) 상에 실질적으로 200Å 두께의 제1 텅스텐 실리사이드막(191) 및 800Å 두께의 제2 텅스텐 실리사이드막(192)을 차례로 형성하였다. 상기 제2 텅스텐 실리사이드막(192)을 형성한 후에, 후 실란 처리를 수행하였다. 상기 시료 5(e)의 제1 텅스텐 실리사이드막(191)의 텅스텐 대 실리콘의 함량비도 1 : 6.1 이었다. 도시된 바와 같이, 상기 시료 5(e)의 실리콘층(190)도 약 800Å의 두께를 그대로 유지한다. 즉, 상기 시료 5(e)의 실리콘층(190)도 추가적으로 성장되지 않았다.
상술한 제2 실험에서 알 수 있듯이, 도 5의 제1 텅스텐 실리사이드막(106)은 실질적으로 20Å 이상의 두께로 형성함으로써, 종래의 실리콘층의 추가성장을 방지할 수 있다. 상기 제1 텅스텐 실리사이드막(106)의 두께는 실질적으로 250Å 이하 인 것이 바람직하다. 이는, 상대적으로 저항이 낮은 상기 제2 텅스텐 실리사이드막(108)의 두께를 충분히 확보하기 위함이다.
계속해서, 도 5 및 도 7을 참조하면, 상기 전 실란 처리가 상기 제1 텅스텐 실리사이드막(106)의 텅스텐 대 실리콘의 함량비를 구현하는데 중요한 요소로 작용할 수 있다. 다시 말해서, 상기 전 실란 처리과, 상기 제1 텅스텐 실리사이드막(106)을 형성하기 위한 가스들(즉, 제1 텅스텐 소스 가스, 제1 실리콘 소스 가스 및 제1 불활성 가스)의 유입량들 중에서 선택된 적어도 하나는 상기 제1 텅스텐 실리사이드막(106)의 텅스텐 대 실리콘의 함량비를 조절하는 중요한 요소이다.
계속해서, 도 6을 참조하면, 상기 제2 텅스텐 실리사이드막(108), 제1 텅스텐 실리사이드막(106) 및 실리콘층(104)을 연속적으로 패터닝하여 게이트 전극(110)을 형성한다. 상기 게이트 전극(110)은 차례로 적층된 실리콘 패턴(104a), 제1 텅스텐 실리사이드 패턴(106a) 및 제2 텅스텐 실리사이드 패턴(108a)을 형성한다.
상기 게이트 전극(110)을 마스크로 사용하여 도펀트(dopant) 이온들을 주입하여 상기 게이트 전극(110) 양측의 기판(100)에 도펀트 도핑 영역(112)을 형성한다.
본 발명의 일 실시예에 따른 반도체 소자를 도 6을 다시 참조하여 설명한다.
도 6을 참조하면, 기판(100) 상에 게이트 전극(110)이 배치되고, 상기 게이트 전극(110)과 상기 기판(100) 사이에 게이트 절연막(102)이 개재된다. 상기 게이트 전극(110)은 차례로 적층된 실리콘 패턴(104a), 제1 텅스텐 실리사이드 패 턴(106a) 및 제2 텅스텐 실리사이드 패턴(108a)을 포함한다. 상기 제1 텅스텐 실리사이드 패턴(106a)은 비정질 상태이다. 상기 제1 텅스텐 실리사이드 패턴(106a)의 텅스텐 대 실리콘의 함량비는 1 : 4.5 내지 1 : 9이다. 상기 제1 텅스텐 실리사이드 패턴(106a)의 두께는 실질적으로 20Å 내지 250Å인 것이 바람직하다. 상기 제2 텅스텐 실리사이드 패턴(108a)은 결정 상태일 수 있다. 상기 제2 텅스텐 실리사이드 패턴(108a)의 텅스텐 대 실리콘의 함량비는 1 : 1 내지 1 : 3인 것이 바람직하다.
(제2 실시예)
본 실시예에서, 본 발명에 따른 실리콘층, 제1 텅스텐 실리사이드막 및 제2 텅스텐 실리사이드막이 비휘발성 기억 셀에 적용된 예를 보여준다.
도 10 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 기판(300) 상에 게이트 절연막(302)을 형성하고, 상기 게이트 절연막(302) 상에 예비 전하 저장막(304)을 형성한다. 상기 게이트 절연막(302)은 상기 게이트 절연막(302)은 실리콘 산화막으로 형성할 수 있다. 특히, 상기 게이트 절연막(302)은 열산화막으로 형성할 수 있다. 상기 예비 전하 저장막(304)은 깊은 준위의 트랩들을 갖는 트랩 절연막으로 형성할 수 있다. 이 경우에, 상기 예비 전하 저장막(304)은 상기 기판(100) 전면에 형성될 수도 있다. 이와는 다르게, 상기 예비 전하 저장막(304)은 실리콘으로 형성될 수도 있다. 이 경우에, 상기 예비 전하 저장막(304)은 상기 기판(100) 상에 일 방향으로 연장된 라인 형태로 형성될 수 있다.
도 11을 참조하면, 상기 예비 전하 저장막(304)을 갖는 기판 전면 상에 블로킹 절연막(306)을 형성한다. 상기 블로킹 절연막(306)은 실리콘 산화막으로 형성할 수 있다. 이 경우에, 상기 블로킹 절연막(306)은 상기 게이트 절연막(302)에 비하여 두껍게 형성될 수 있다. 이와는 달리, 상기 블로킹 절연막(306)은 상기 게이트 절연막(302)에 비하여 높은 유전상수를 갖는 절연막을 포함할 수 있다. 예컨대, 상기 블로킹 절연막(306)은 실리콘 질화막 및 절연성 금속산화막(ex, 하프늄산화막 또는 알루미늄산화막등)등에서 선택된 적어도 하나를 포함할 수 있다.
상기 블로킹 절연막(306) 상에 실리콘층(308)을 형성한다. 상기 실리콘층(308)은 상술한 제1 실시예의 실리콘층(104)과 동일한 물질로 형성할 수 있다. 상기 실리콘층(308) 상에 제1 텅스텐 실리사이드막(310) 및 제2 텅스텐 실리사이드막(312)을 차례로 형성한다. 상기 제1 텅스텐 실리사이드막(310)은 상술한 제1 실시예의 제1 텅스텐 실리사이드막(106)의 특성과 동일한 특성을 가질 수 있다. 즉, 상기 제1 텅스텐 실리사이드막(310)은 비정질 상태로 형성되며, 상기 제1 텅스텐 실리사이드막(310)의 텅스텐 대 실리콘의 함량비는 1 : 4.5 내지 1 : 9이다. 상기 제1 텅스텐 실리사이드막(310)을 형성하는 방법은 제1 실시예의 제1 텅스텐 실리사이드막(106)을 형성하는 방법과 동일할 수 있다. 상기 제2 텅스텐 실리사이드막(312)은 상술한 제1 실시예의 제2 텅스텐 실리사이드막(108)의 특성과 동일한 특성을 가질 수 있다. 또한, 상기 제2 텅스텐 실리사이드막(312)을 형성하는 방법은 제1 실시예의 제2 텅스텐 실리사이드막(108)을 형성하는 방법과 동일할 수 있다.
상기 제1 및 제2 텅스텐 실리사이드막들(310,312)은 도 7의 플로우 챠트를 참조하여 설명한 방법과 동일한 방법으로 형성할 수 있다. 상기 제1 텅스텐 실리사이드막(310)을 형성하기 전에, 도 7의 전 실란 처리(S210)를 상기 실리콘층(308)의 표면에 수행할 수 있다. 또한, 상기 제2 텅스텐 실리사이드막(312)을 형성한 후에, 상기 기판(300)에 도 7의 후 실란 처리(S240)을 수행할 수 있다.
상기 제1 텅스텐 실리사이드막(310)에 의하여 상기 실리콘층(308)이 추가적으로 성장하는 것을 방지할 수 있다.
도 12를 참조하면, 상기 제2 텅스텐 실리사이드막(312), 제1 텅스텐 실리사이드막(310), 실리콘층(308), 블로킹 절연막(306) 및 예비 전하 저장막(304)을 연속적으로 패터닝하여 차례로 적층된 전하 저장 패턴(304a), 블로킹 절연 패턴(306a) 및 게이트 전극(314)을 형성한다. 상기 게이트 전극(314)은 차례로 적층된 실리콘 패턴(308a), 제1 텅스텐 실리사이드 패턴(310a) 및 제2 텅스텐 실리사이드 패턴(312a)으로 구성된다.
상기 게이트 전극(314)을 마스크로 사용하여 도펀트 이온들을 주입하여 상기 게이트 전극(314) 양측의 기판(300)에 도펀트 도핑 영역(316)을 형성한다.
본 실시예에 따른 반도체 소자를 도 12를 다시 참조하여 설명한다.
도 12를 참조하면, 기판(300) 상에 게이트 전극(314)이 배치되고, 상기 게이트 전극(314)과 상기 기판(300) 사이에 전하 저장 패턴(304a)이 개재된다. 상기 전하 저장 패턴(304a)과 상기 기판(300) 사이에 게이트 절연막(302)이 개재되고, 상기 전하 저장 패턴(304a)과 상기 게이트 전극(314) 사이에 블로킹 절연 패턴(306a) 이 개재된다. 전하들은 상기 게이트 절연막(302)을 터널링할 수 있다. 상기 게이트 전극(314)은 차례로 적층된 실리콘 패턴(308a), 제1 텅스텐 실리사이드 패턴(310a) 및 제2 텅스텐 실리사이드 패턴(312a)을 포함한다.
상기 제1 텅스텐 실리사이드 패턴(310a)은 비정질 상태이며, 상기 제1 텅스텐 실리사이드 패턴(310a)의 텅스텐 대 실리콘의 함량비는 1 : 4.5 내지 1 : 9이다. 다른 구성요소들은 상술한 형성 방법에서 설명한 동일한 특성들을 갖는다.
상술한 제1 및 제2 실시예들에서는, 본 발명에 따른 실리콘층, 제1 및 제2 텅스텐 실리사이드막들이 전계 효과 트랜지스터 및 비휘발성 기억 셀에 적용한 예들을 개시하였다. 이와는 다르게, 본 발명에 따른 실리콘층, 제1 및 제2 텅스텐 실리사이드막들은 일반적인 배선들(ex, 비트 라인등)에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 실리콘층 상에 제1 및 제2 텅스텐 실리사이드막들을 차례로 형성한다. 이때, 상기 제1 텅스텐 실리사이드막은 비정질상태로 형성되며, 상기 제1 텅스텐 실리사이드막의 텅스텐 대 실리콘의 함량비는 1 : 4.5 내지 1 : 9이다. 이에 따라, 후 실란 처리가 수행될지라도 상기 제1 텅스텐 실리사이드막이 실리콘 소스를 차단하여 종래의 실리콘층이 추가적으로 성장하는 것을 방지할 수 있다.

Claims (20)

  1. 기판 상에 배치된 실리콘 패턴;
    상기 실리콘 패턴 상에 배치된 제1 텅스텐 실리사이드 패턴; 및
    상기 제1 텅스텐 실리사이드 패턴 상에 배치된 제2 텅스텐 실리사이드 패턴을 포함하되,
    상기 제1 텅스텐 실리사이드 패턴은 비정질이고, 상기 제1 텅스텐 실리사이드 패턴의 텅스텐 대 실리콘의 함량비는 1 : 4.5 내지 1 : 9인 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 텅스텐 실리사이드 패턴의 두께가 실질적으로 20Å 내지 250Å인 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 텅스텐 실리사이드 패턴의 텅스텐 대 실리콘의 함량비는 1 : 1 내지 1 : 3인 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제2 텅스텐 실리사이드 패턴은 결정 상태인 반도체 소자.
  5. 제 1 항 내지 제 4 항 중에 어느 한 항에 있어서,
    상기 실리콘 패턴, 제1 텅스텐 실리사이드 패턴 및 제2 텅스텐 실리사이드 패턴은 게이트 전극을 구성하되,
    상기 실리콘 패턴과 상기 기판 사이에 개재된 게이트 절연막; 및
    상기 게이트 전극 양측의 상기 기판에 형성된 도펀트 도핑 영역을 더 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 게이트 절연막과 상기 게이트 전극 사이에 개재된 전하 저장 패턴; 및
    상기 전하 저장 패턴과 상기 게이트 전극 사이에 개재된 블로킹 절연 패턴을 더 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 전하 저장 패턴은 깊은 준위의 트랩들을 갖는 트랩 절연 패턴 및 실리콘으로 형성된 플로팅 게이트 중에 어느 하나인 반도체 소자.
  8. 기판 상에 실리콘층을 형성하는 단계;
    상기 실리콘층 상에 제1 텅스텐 실리사이드막을 형성하는 단계; 및
    상기 제1 텅스텐 실리사이드막 상에 제2 텅스텐 실리사이드막을 형성하는 단계를 포함하되,
    상기 제1 텅스텐 실리사이드막은 비정질로 형성되고, 상기 제1 텅스텐 실리사이드막의 텅스텐 대 실리콘의 함량비는 1 : 4.5 내지 1 : 9인 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 텅스텐 실리사이드막들을 형성하는 단계는,
    상기 실리콘층을 갖는 기판을 공정 챔버내로 로딩(loading)하는 단계;
    상기 공정 챔버에 제1 텅스텐 소스 가스, 제1 실리콘 소스 가스 및 제1 불활성 가스를 주입하여 상기 제1 텅스텐 실리사이드막을 형성하는 단계;
    상기 공정 챔버에 제2 텅스텐 소스 가스, 제2 실리콘 소스 가스 및 제2 불활성 가스를 주입하여 상기 제2 텅스텐 실리사이드막을 형성하는 단계; 및
    상기 기판을 상기 공정 챔버로 부터 언로딩(unloading)하는 단계를 포함하는 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 기판을 언로딩하기 전에,
    상기 공정 챔버내로 후 실란 가스(post silane gas)를 주입하여 상기 기판에 후 실란 처리를 수행하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  11. 제 9 항에 있어서,
    상기 제1 텅스텐 소스 가스의 유입량은 1 sccm 내지 5 sccm 이고, 상기 제1 실리콘 소스 가스의 유입량은 100 sccm 내지 500 sccm 이며, 상기 제1 불활성 가스의 유입량은 1400 sccm 내지 3000 sccm인 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1 텅스텐 실리사이드막을 형성가기 전에,
    상기 공정 챔버내로 전 실란 가스(pre silane gas)를 주입하여 전 실란 처리를 수행하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  13. 제 12 항에 있어서,
    상기 전 실란 가스의 유입량은 500 sccm 내지 2000 sccm이고, 상기 전 실란 가스의 유입 시간은 30초 내지 300초인 반도체 소자의 형성 방법.
  14. 제 11 항에 있어서,
    상기 제1 텅스텐 소스 가스는 불화텅스텐 가스이고, 상기 제1 실리콘 소스 가스는 디클로로 실란 가스(DiChloro-Silane gas)이고, 상기 제1 불활성 가스는 아로곤 가스인 반도체 소자의 형성 방법.
  15. 제 8 항에 있어서,
    상기 제1 텅스텐 실리사이드막의 두께는 실질적으로 20Å 내지 250Å으로 형 성되는 반도체 소자의 형성 방법.
  16. 제 8 항에 있어서,
    상기 제2 텅스텐 실리사이드막의 텅스텐 대 실리콘의 함량비는 1 : 1 내지 1 : 3로 형성되는 반도체 소자의 형성 방법.
  17. 제 16 항에 있어서,
    상기 제2 텅스텐 실리사이드막은 결정 상태로 형성되는 반도체 소자의 형성 방법.
  18. 제 8 항 내지 제 17 항 중에 어느 한 항에 있어서,
    상기 실리콘층을 형성하기 전에 상기 기판 상에 게이트 절연막을 형성하는 단계;
    상기 제2 텅스텐 실리사이드막, 제1 텅스텐 실리사이드막 및 실리콘층을 연속적으로 패터닝하여 차례로 적층된 실리콘 패턴, 제1 텅스텐 실리사이드 패턴 및 제2 텅스텐 실리사이드 패턴을 포함하는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 기판에 도펀트 도핑 영역을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  19. 제 18 항에 있어서,
    상기 실리콘층을 형성하기 전에,
    상기 게이트 절연막 상에 예비 전하 저장막을 형성하는 단계; 및
    상기 기판 전면에 블로킹 절연막을 형성하는 단계를 더 포함하되, 상기 실리콘층은 상기 블로킹 절연막 상에 형성되고,
    상기 게이트 전극을 형성하는 단계는 상기 블로킹 절연막 및 예비 전하 저장막을 더 연속적으로 패터닝하여 차례로 적층된 전하 저장 패턴, 블로킹 절연 패턴 및 상기 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 전하 저장 패턴은 깊은 준위의 트랩들을 갖는 트랩 절연 패턴 및 실리콘으로 형성된 플로팅 게이트 중에 어느 하나로 형성되는 반도체 소자의 형성 방법.
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