KR20010059611A - 반도체소자의 텅스텐실리사이드게이트전극 형성방법 - Google Patents
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Abstract
본 발명은, 반도체소자의 텅스텐실리사이드게이트전극 형성방법에 관한 것으로서, 게이트전극의 폴리실리콘층을 도핑된 폴리실리콘층 및 도핑되지 않은 폴리실리콘층의 이중구조로 형성하고, 텅스텐실리사이드층을 실리콘이 미량 함유된 텅스텐실리사이드층을 형성한 후 계속하여 실리콘이 다량으로 함유한 텅스텐실리사이드층을 형성하므로 게이트전극의 특성을 향상시키고, 소자의 전반적인 수율을 증대하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.
Description
본 발명은 텅스텐실리사이드게이트전극의 특성을 개선하는 방법에 관한 것으로서, 특히, 게이트전극의 폴리실리콘층을 도핑된 폴리실리콘층 및 도핑되지 않은 폴리실리콘층의 이중구조로 형성하고, 텅스텐실리사이드층을 실리콘이 미량 함유된 텅스텐실리사이드층을 형성한 후 계속하여 실리콘이 다량으로 함유한 텅스텐실리사이드층을 형성하므로 게이트전극의 특성을 향상시키도록 하는 반도체소자의 텅스텐실리사이드게이트전극 형성방법에 관한 것이다.
일반적으로, 트랜지스터를 형성하기 위하여서는 반도체기판에 게이트산화막을 적층한 후에 도핑된 폴리실리콘층 및 텅스텐과 같은 금속층을 실리사이드화하여 적층한 후 마스킹식각으로 게이트전극을 형성한 후 측면으로 부터 이온을 반도체기판에 임플란트(Implant)하여 소오스/드레인영역(Source/Drain)을 형성한 후에 게이트전극에 스페이서막을 측면부분에 형성하여 모스형 트랜지스터를 최종적으로 형성하게 되는 것이다.
도 1은 일반적인 텅스텐실리사이드층을 갖는 게이트전극을 형성하는 상태를 순차적으로 살펴본 도면으로서, 먼저, 반도체기판(1)에 게이트산화막(2), 도핑된 폴리실리콘층(3), 장벽층(Barrier Metal)(4) 및 텅스텐실사이드층(5), 또는 식각시에 반사방지역할을 하는 반사방지막(ARC Layer)(6)을 순차적으로 적층하도록 한다.
그리고, 상기 반사방지막(6)상에 게이트가 형성될 부위에 미도시된 감광막을 적층한 후에 마스킹식각으로 게이트전극을 형성하도록 한다.
그리고, 게이트전극의 상부면으로 부터 임플란트이온을 주입하여 반도체기판 (1)에 소오스(8)/드레인(9)영역을 형성한 후 산화막을 게이트전극에 적층하여 블랭킷식각(Blanket Etch)으로 게이트전극의 측면부분에 스페이서(Spacer)(7)를 형성하도록 한다.
그런데, 상기한 바와 같이, 종래의 게이트산화막에서는 후속 열공정에서 텅스텐실리사이드층내의 플루오린(F)이온이 하부 도핑된 폴리실리콘층을 통과하여 게이트산화막 내부로 확산되어져 게이트산화막의 특성을 저하시키고, 전기적인 게이트산화막의 두께 상승으로 인하여 트랜지스터의 스피드(Speed)를 저하시키며, 게이트 패터닝후의 스페이서 산화공정에서 텅스텐실리사이드층이 수축 및 변형되어져 포토마스크(Photo Mask)공정에서 얼라인키이(Align Key)로 사용할 수 없게 되므로 후속 비트라인 및 커패시터 형성공정에서 정확한 패턴을 형성하지 못하는 문제점을 지닌다.
또한, 워드라인의 에칭공정에서 충격을 보상하고 트랜지스터의 특성을 개선하기 위하여 후속으로 옥시데이션 공정으로 게이트전극의 측벽에 스페이서를 형성하는 데, 워드라인 측벽의 스페이서의 두께에 따라서 트랜지스터의 특성이 변하게 되는 문제점이 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 게이트전극의 폴리실리콘층을 도핑된 폴리실리콘층 및 도핑되지 않은 폴리실리콘층의 이중구조로 형성하고, 텅스텐실리사이드층을 실리콘이 미량 함유된 텅스텐실리사이드층을 형성한 후, 계속하여 실리콘을 다량으로 함유한 텅스텐실리사이드층을 형성하므로 게이트전극의 특성을 향상시키도록 하는 것이 목적이다.
도 1은 일반적인 텅스텐실리사이드게이트전극의 구조를 보인 도면이고,
도 2(a) 내지 도 2(f)는 본 발명에 따른 일실시예의 텅스텐실리사이드게이트전극 형성방법을 순차적으로 보인 도면이고,
도 3(a) 내지 도 3(f)는 본 발명에 따른 다른 실시예의 텅스텐실리사이드게이트전극 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 게이트산화막
30 : 폴리실리콘층 32 : 도핑된 폴리실리콘층
34 : 언 도핑된 폴리실리콘층 50 : 텅스텐실리사이드층
50a : 실리콘이 미량 함유된 실리콘층
50b : 실리콘이 다량 함유된 실리콘층
60 : 캡핑층 70 : 마스크산화막
A : 게이트전극 80 : 산화막 스페이서
이러한 목적은 반도체기판을 세정시킨 후, 게이트산화막을 형성하는 단계와; 상기 단계 후에 도핑된 폴리실리콘층(Doped Poly-Silicon)과 언 도핑된 폴리실리콘층(Un-Doped Poly-Silicon)의 이중구조로 된 폴리실리콘층을 적층하는 단계와; 상기 단계 후에 SiH4와 WF6가스를 사용하여 실리콘이 미량 함유된 텅스텐실리사이드층과 실리콘이 다량 함유된 텅스텐실리사이드층을 연속하여 적층하는 단계와; 상기 텅스텐실리사이드층의 상부면에 SiH4가스만을 공급하여 캡핑층(Capping Layer)을 형성하는 단계와; 상기 캡핑층 상에 마스크산화막을 형성한 후 마스킹식각으로 게이트전극을 형성하는 단계와; 상기 게이트전극의 측면부에 산화공정으로 갭핑층에서 게이트산화막까지 산화되는 산화스페이서를 형성하는 단계를 포함하는 반도체소자의 텅스텐실리사이드게이트전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 반도체기판의 세정공정은, 불산계 케미칼(Chemical)로 세정하거나, 혹은 NH4OH가 포함된 케미칼을 사용하여 반도체기판의 상부면에 얇고, 포스포러스(Phosphorous)가 미량 함유된 산화막을 형성한 후, 불산계케미칼로 산화막을 제거하여 진행하는 것이 바람직 하다.
그리고, 상기 폴리실리콘층 중에 언 도핑된 폴리실리콘층은, 100Å의 두께로 형성하고, 560℃이하의 온도로 진행하며, 비정질실리콘을 적층하는 것이 바람직 하다.
상기 텅스텐실리사이드층 중에 실리콘이 미량 함유된 텅스텐실리사이드층 (WSiX)은, X2.0 이하 이고, SiH4가스를 먼저 공급한 후, WF6가스를 공급하여 형성하는 것이 바람직하다.
상기 텅스텐실리사이드층중에 실리콘이 다량 함유된 텅스텐실리사이드층 (WSiX)은, X2.0 이하 이고, SiH4가스와 WF6가스를 동시에 공급하여 형성하는 것이 바람직하다.
상기 마스크산화막을 증착하기 전에 어닐링공정을 진행하거나, 또는, 마스크산화막을 적층한 후에 어닐링공정을 진행하는 것이 바람직하다.
이하, 첨부한 도면에 의거하여 본 발명에 바람직한 일실시예에 대하여 상세히 설명한다.
도 2(a) 내지 도 2(f)는 본 발명에 따른 일실시예의 텅스텐실리사이드게이트전극 형성방법을 순차적으로 보인 도면이다.
본 발명의 일실시예의 공정을 살펴 보면, 도 2(a)에 도시된 바와 같이, 반도체기판(10)을 세정시킨 후, 게이트산화막(20)을 형성하는 상태를 도시하고 있다.
상기 세정공정은, 불산계 케미칼로 세정하거나, 혹은 NH4OH가 포함된 케미칼을 사용하여 반도체기판(10)의 상부면에 얇고, 포스포러스가 미량 함유된 산화막을 형성한 후, 불산계케미칼로 산화막을 제거하여 진행하는 것이 바람직 하다.
도 2(b)에 도시된 바와 같이, 상기 단계 후에 도핑된 폴리실리콘층(32)과 언도핑된 폴리실리콘층(34)의 이중구조로 된 폴리실리콘층(30)을 적층하도록 한다.
상기 폴리실리콘층(30) 중에 언 도핑된 폴리실리콘층(34)은, 100Å의 두께로 형성하고, 560℃이하의 온도로 진행하며, 비정질실리콘을 적층하는 것이 바람직 하다.
도 2(c)에 도시된 바와 같이, 상기 단계 후, SiH4와 WF6가스를 사용하여 실리콘이 미량 함유된 텅스텐실리사이드층(50a)과 실리콘이 다량 함유된 텅스텐실리사이드층(50b)을 연속하여 적층하도록 한다.
이 때, 상기 텅스텐실리사이드층(50)중에 실리콘(Silicon)이 미량 함유된 텅스텐실리사이드층(50a)은, X2.0 이하 이고, SiH4가스를 먼저 공급한 후, WF6가스를 공급하여 형성하는 것이 바람직 하다.
상기 텅스텐실리사이드층(50)중에 실리콘이 다량 함유된 텅스텐실리사이드층 (50b)은, X2.0 이하 이고, SiH4가스와 WF6가스를 동시에 공급하여 형성하는 것이 바람직 하다.
도 2(d)에 도시된 바와 같이, 열공정으로 텅스텐실리사이드층(50)을 열처리하도록 한다.
그리고, 도 2(e)에 도시된 바와 같이, 상기 텅스텐실리사이드층(50)의 상부면에 SiH4가스만을 공급하여 캡핑층(60)을 형성한 후 상기 캡핑층(60) 상에 마스크산화막(70)을 형성하도록 한다.
도 2(f)에 도시된 바와 같이, 상기 결과물을 마스킹식각으로 게이트전극(A)을 형성하고, 상기 게이트전극(A)의 측면부에 산화공정으로 갭핑층(60)에서 게이트산화막(20)까지 산화되는 산화스페이서(80)를 형성하도록 한다.
한편, 도 3(a) 내지 도 3(f)는 본 발명에 따른 다른 실시예의 텅스텐실리사이드게이트전극 형성방법을 순차적으로 보인 도면으로 상기 일실시예와 거의 동일하나 단지 마스크산화막(70)을 적층한 후에 어닐링공정을 진행하는 점이 서로 다르다.
따라서, 본 발명에 따른 반도체소자의 텅스텐실리사이드게이트전극 형성방법을 이용하게 되면, 게이트전극의 폴리실리콘층을 도핑된 폴리실리콘층 및 도핑되지 않은 폴리실리콘층의 이중구조로 형성하고, 텅스텐실리사이드층을 실리콘이 미량이 함유된 텅스텐실리사이드층을 형성한 후 계속하여 실리콘이 다량으로 함유한 텅스텐실리사이드층을 형성하므로 게이트전극의 특성을 향상시키므로 소자의 전반적인 수율을 증대하도록 하는 매우 유용하고 효과적인 발명이다.
또한, 어닐링공정을 통하여 게이트산화막의 피지컬(Physical)한 두께의 증가를 가능하게 함으로써 소자의 신뢰성을 개선하고, 또한, 산화스페이서의 두께를 얇게 형성하여 패터닝의 공정 마아진(Margin) 확보가 가능하여져서 전반적인 특성을 개선하여 수율을 향상하도록 하는 장점을 갖는다.
Claims (6)
- 반도체기판 상에 게이트산화막을 형성하는 단계와;상기 단계 후에 상기 결과물 상에 폴리실리콘층을 적층하는 단계와;상기 단계 후에 SiH4와 WF6가스를 사용하여 실리콘이 미량 함유된 텅스텐실리사이드층과 실리콘이 다량 함유된 텅스텐실리사이드층을 연속하여 적층하는 단계와;상기 텅스텐실리사이드층의 상부면에 캡핑층을 형성하는 단계와;상기 캡핑층 상에 마스크산화막을 형성한 후, 마스킹식각으로 게이트전극을 형성하는 단계와;상기 게이트전극의 측면부에 산화공정으로 갭핑층에서 게이트산화막까지 산화되는 산화스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 텅스텐실리사이드게이트전극 형성방법.
- 제 1 항에 있어서, 상기 반도체기판을 세정하는 공정을 더 추가하여 진행하고, 상기 세정공정은, 불산계 케미칼로 세정하거나, 혹은 NH4OH가 포함된 케미칼을 사용하여 반도체기판의 상부면에 얇고, 포스포러스가 미량 함유된 산화막을 형성한 후, 불산계케미칼로 산화막을 제거하여 진행하는 것을 특징으로 하는 반도체소자의 텅스텐실리사이드게이트전극 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘층 중에 언 도핑된 폴리실리콘층은, 100Å의 두께로 형성하고, 560℃이하의 온도로 진행하며, 비정질실리콘을 적층하는 것을 특징으로 하는 반도체소자의 텅스텐실리사이드게이트전극 형성방법.
- 제 1 항에 있어서, 상기 텅스텐실리사이드층 중에 실리콘이 미량 함유된 텅스텐실리사이드층(WSiX)은, X2.0 이하 이고, 실리콘이 다량 함유된 텅스텐실리사이드층(WSiX)은, X2.0 이하 인 것을 특징으로 하는 반도체소자의 텅스텐실리사이드게이트전극 형성방법.
- 제 1 항 또는 제 4 항에 있어서, 상기 텅스텐실리사이드층은, SiH4가스와 WF6가스를 동시에 공급하여 형성하는 것을 특징으로 하는 반도체소자의 텅스텐실리사이드게이트전극 형성방법.
- 제 1 항에 있어서, 상기 마스크산화막을 증착하기 전에 어닐링공정을 진행하거나, 또는, 마스크산화막을 적층한 후에 어닐링공정을 진행하는 것을 특징으로 하는 반도체소자의 텅스텐실리사이드게이트전극 형성방법.
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| KR1019990067132A KR20010059611A (ko) | 1999-12-30 | 1999-12-30 | 반도체소자의 텅스텐실리사이드게이트전극 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990067132A KR20010059611A (ko) | 1999-12-30 | 1999-12-30 | 반도체소자의 텅스텐실리사이드게이트전극 형성방법 |
Publications (1)
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ID=19634250
Family Applications (1)
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| KR1019990067132A KR20010059611A (ko) | 1999-12-30 | 1999-12-30 | 반도체소자의 텅스텐실리사이드게이트전극 형성방법 |
Country Status (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455847B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| KR100745604B1 (ko) * | 2006-07-03 | 2007-08-02 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| KR100882238B1 (ko) * | 2001-11-26 | 2009-02-06 | 주식회사 하이닉스반도체 | 폴리실리콘층 구조 및 그 형성 방법 |
-
1999
- 1999-12-30 KR KR1019990067132A patent/KR20010059611A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100882238B1 (ko) * | 2001-11-26 | 2009-02-06 | 주식회사 하이닉스반도체 | 폴리실리콘층 구조 및 그 형성 방법 |
| KR100455847B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| US6818506B2 (en) | 2001-12-29 | 2004-11-16 | Hynix Semiconductor Inc. | Method of forming a gate electrode in a semiconductor device |
| KR100745604B1 (ko) * | 2006-07-03 | 2007-08-02 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
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