KR20070023373A - 비휘발성 메모리 장치의 제조 방법 - Google Patents
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Abstract
비휘발성 메모리 장치의 제조 방법이 개시되어 있다. 반도체 기판 상에 터널 유전막을 형성하고 그 위에 플로팅 게이트층을 형성한다. 플로팅 게이트층 상에 수소(H) 성분을 포함하지 않는 실리콘 소스 가스를 이용하여 제1 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 제2 실리콘 산화막(SiOx)을 순차적으로 인-시튜 증착함으로써, 실리콘-수소(Si-H) 결합을 갖지 않는 층간 유전막을 형성한다. 층간 유전막 상에 컨트롤 게이트층을 형성한다. 막 내의 전자 트랩 밀도를 감소시켜 층간 유전막의 신뢰성 및 전기적 특성을 개선할 수 있다.
Description
도 1은 본 발명에 의한 비휘발성 메모리 장치의 단면도이다.
도 2a 내지 도 2d는 도 1에 도시한 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 터널 유전막
104 : 플로팅 게이트층 106 : 제1 실리콘 산화막
108 : 실리콘 질화막 110 : 제2 실리콘 산화막
112 : 층간 유전막 114 : 컨트롤 게이트
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트와 컨트롤 게이트의 사이에 형성되는 층간 유전막의 신뢰성 및 전기적 특성을 개선할 수 있는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
비휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다.
통상적인 플래시 메모리 셀은 반도체 기판 상에 터널 유전막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 층간 유전막을 개재하여 형성된 컨트롤 게이트를 구비한 적층형 게이트 전극을 갖는다.
상기한 적층형 게이트 전극을 갖는 플래시 메모리 셀의 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅 게이트에 커플링되어 파울러 노드하임(Fowler-Nordheim; F-N) 터널링 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 유전막을 거쳐 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다.
상기한 프로그램 동작시 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 커플링되는 전압의 비율을 커플링 계수(coupling ratio; C/R)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다. 커플링 계수(C/R)는 다음 의 식으로 나타낼 수 있다.
여기서, CONO는 층간 유전막의 커패시턴스이고, Ctun은 터널 유전막의 커패시턴스이다.
상기 식으로부터 알 수 있듯이 높은 커플링 계수를 얻기 위해서는 CONO/Ctun의 비를 증가시켜야 하므로, 층간 유전막의 두께를 얇게 형성하거나 그 유효 면적을 확장시켜 커패시턴스 CONO를 증가시켜야 한다.
도핑된 폴리실리콘으로 이루어진 플로팅 게이트 상에 열산화 공정으로 얇은 산화막을 형성하는 것은 현실적으로 매우 어려울 뿐만 아니라 누설 전류가 증가한다는 문제가 있다. 이에 따라, ONO로 이루어진 층간 유전막을 저압 화학 기상 증착(low pressure chemical vapor deposition; 이하 "LPCVD"라 한다) 공정으로 형성함으로써 그 두께를 얇게 제어하여 커플링 계수를 증가시키는 방법이 사용되고 있다.
종래의 LPCVD 공정에 의해 층간 유전막을 형성하는 방법에 의하면, 실리콘 산화막 및 실리콘 질화막을 증착하기 위한 실리콘 소스 가스로서 실란(SiH4) 또는 디클로로실란(SiH2Cl2) 가스를 사용한다.
상기한 실리콘 소스 가스는 증착되어지는 막 내에 실리콘-수소(Si-H) 결합들을 생성시키는데, 상기 Si-H 결합은 전자 트랩 밀도를 증가시켜 층간 유전막의 누설 전류를 증가시키는 요인으로 작용한다. 또한, 프로그램 동작시 플로팅 게이트에 주입된 전자들이 상기 Si-H 결합으로 이루어진 트랩 사이트(trap site)들을 통해 빠져나가 메모리 셀의 전하 유지(retention) 특성을 저하되는 문제가 있다.
따라서, 본 발명의 목적은 플로팅 게이트와 컨트롤 게이트의 사이에 형성되는 층간 유전막의 신뢰성 및 전기적 특성을 개선할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 의하면, 반도체 기판 상에 터널 유전막을 형성하고 그 위에 플로팅 게이트층을 형성한다. 상기 플로팅 게이트층 상에 수소(H) 성분을 포함하지 않는 실리콘 소스 가스를 이용하여 제1 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 제2 실리콘 산화막(SiOx)을 순차적으로 인-시튜(in-situ) 증착함으로써, 실리콘-수소(Si-H) 결합을 갖지 않는 층간 유전막을 형성한다. 상기 층간 유전막 상에 컨트롤 게이트층을 형성한다.
바람직하게는, 상기 실리콘 소스 가스는 사염화실리콘(SiCl4) 가스이다.
바람직하게는, 상기 층간 유전막을 형성하는 단계는 (a) 상기 플로팅 게이트층 상에 사염화실리콘(SiCl4) 및 아산화질소(N2O) 가스를 이용하여 제1 실리콘 산화막을 형성하는 단계; (b) 상기 제1 실리콘 산화막을 중수소(D2) 분위기에서 어닐링하는 단계; (c) 상기 제1 실리콘 산화막 상에 사염화실리콘(SiCl4) 및 암모니아 (NH3) 가스를 이용하여 실리콘 질화막을 형성하는 단계; (d) 상기 실리콘 질화막을 중수소(D2) 분위기에서 어닐링하는 단계; (e) 상기 실리콘 질화막 상에 사염화실리콘(SiCl4) 및 아산화질소(N2O) 가스를 이용하여 제2 실리콘 산화막을 형성하는 단계; 및 (f) 상기 제2 실리콘 산화막을 중수소(D2) 분위기에서 어닐링하는 단계를 포함하여 이루어진다.
바람직하게는, 상기 (a) 단계 내지 (f) 단계는 인-시튜로 진행한다.
본 발명은 사염화실리콘(SiCl4)과 같이 수소(H) 성분을 포함하지 않는 실리콘 소스 가스를 이용하여 제1 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 제2 실리콘 산화막(SiOx)을 순차적으로 인-시튜 증착함으로써, Si-H 결합을 갖지 않는 층간 유전막을 형성한다.
상기 층간 절연막 내에 Si-H 결합이 존재하지 않기 때문에 막 내의 전자 트랩 밀도를 감소시켜 누설 전류 특성을 개선시키고 전하 유지 특성을 향상시킬 수 있다.
또한, 인-시튜 증착에 의해 산화막과 질화막과의 계면 특성을 향상시킬 수 있으며, 각각의 증착 공정 후 중수소(D2) 분위기의 어닐링을 실시하여 전자 트랩 밀도를 더욱 감소시킬 수 있다.
따라서, 본 발명에 의하면 신뢰성 및 전기적 특성이 현저하게 개선된 층간 유전막을 형성할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명에 의한 비휘발성 메모리 장치의 단면도이다.
도 1을 참조하면, 필드 영역과 액티브 영역으로 구분되어진 반도체 기판(100)의 상기 액티브 영역 상에 터널 유전막 패턴(102a)이 형성되고, 상기 터널 유전막 패턴(102a)상에 도핑된 폴리실리콘으로 이루어진 플로팅 게이트(104a)가 형성되어 있다. 상기 플로팅 게이트(104a)는 데이터의 프로그램 및 소거시 터널링 소스로 제공된다.
상기 플로팅 게이트(104a) 상에는 제1 실리콘 산화막 패턴(106a), 실리콘 질화막(108a) 및 제2 실리콘 산화막 패턴(110a)으로 이루어진 층간 유전막 패턴(112a)이 형성되어 있다. 상기 층간 유전막 패턴(112a)은 상기 플로팅 게이트(104a) 내에 저장된 전하를 보존하고 컨트롤 게이트(114a)의 전압을 플로팅 게이트(104a)에 전달하는 역할을 한다.
상기 층간 유전막 패턴(112a) 상에는 컨트롤 게이트(114a)가 형성되어 있다. 상기 컨트롤 게이트(114a)는 데이터의 프로그램 및 소거시 상기 기판(100)의 전자들을 플로팅 게이트(104a)로 이동시키거나 상기 플로팅 게이트(104a) 내의 전자들을 기판(100)으로 이동시키기 위하여 전압이 인가되는 층으로서, 통상 그 저항 값을 낮추기 위해 도핑된 폴리실리콘층 상에 금속층 또는 금속 실리사이드층을 적층하여 형성한다.
상기 컨트롤 게이트(114a) 상에는 실리콘 산화물로 이루어진 하드 마스크(hard mask) 패턴(116a)이 형성되어 있다.
상기 플로팅 게이트(104a) 및 컨트롤 게이트(114a)를 구비하는 적층형 게이트 전극(120) 양측의 기판(100) 표면에는 소스 및 드레인 영역(122, 124)이 형성되어 있다.
도 2a 내지 도 2d는 도 1에 도시한 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a는 제1 실리콘 산화막(108)을 증착하는 단계를 도시한다. 필드 영역과 액티브 영역으로 구분되어진 반도체 기판(100) 상의 상기 액티브 영역 상에 메모리 셀 트랜지스터의 게이트 유전막으로 제공되는 터널 유전막(102)을 형성한다. 바람직하게는, 상기 터널 유전막(102)은 실리콘 산화막 또는 실리콘 옥시나이트라이드막으로 형성한다.
이어서, 상기 터널 산화막(102)이 형성된 결과물 상에 폴리실리콘층을 증착하고 이를 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 고농도의 N형으로 도핑시킴으로써 플로팅 게이트층(104)을 형성한다.
그 위에 상기 플로팅 게이트층(104)이 형성되어 있는 기판(100)을 약 400∼650℃의 온도로 유지되어 있는 저압 화학 기상 증착(LPCVD) 챔버에 로딩시킨 후, 상기 챔버 내부의 온도를 약 700∼900℃로 올리고 압력을 약 0.1∼5torr로 유지시킨다.
그런 다음, 수소(H)를 포함하지 않는 실리콘 소스 가스로서 바람직하게는 사염화실리콘(SiCl4) 가스를 공급하고, 산소(O)를 포함하는 가스로서 바람직하게는 아산화질소(N2O) 가스를 공급하여 막 내에 실리콘-수소(Si-H) 결합을 갖지 않는 제1 실리콘 산화막(SiOx, 여기서 x=1∼3)(106)을 증착한다.
계속해서, 인-시튜로 중수소(D2) 분위기 하에서 어닐링을 실시하여 상기 제1 실리콘 산화막(106)을 치밀화(densification)함으로써, 막 내의 전자 트랩 밀도를 더욱 감소시켜 누설 전류를 감소시키고 전하 유지 특성을 향상시킨다.
도 2b는 상기와 같이 제1 실리콘 산화막(106)을 증착한 다음, 인-시튜로 실리콘 질화막(108)을 증착하는 단계를 도시한다.
구체적으로, 약 700∼900℃의 온도 및 약 0.1∼5torr의 압력으로 유지되어 있는 챔버 내부에 수소(H)를 포함하지 않는 실리콘 소스 가스로서 바람직하게는 사염화실리콘(SiCl4) 가스를 공급하고, 질소(N)를 포함하는 가스로서 바람직하게는 암모니아(NH3) 가스를 공급하여 막 내에 실리콘-수소(Si-H) 결합을 갖지 않는 실리콘 질화막(SiNx, 여기서 x=0.5∼3)(108)을 상기 제1 실리콘 산화막(106) 상에 증착한다.
계속해서, 인-시튜로 중수소(D2) 분위기 하에서 어닐링을 실시하여 상기 실리콘 질화막(108) 내의 전자 트랩 밀도를 더욱 감소시켜 누설 전류를 감소시키고 전하 유지 특성을 향상시킨다.
도 2c는 상기와 같이 실리콘 질화막(108)을 증착한 다음, 인-시튜로 제2 실리콘 산화막(110)을 증착하는 단계를 도시한다.
구체적으로, 약 700∼900℃의 온도 및 약 0.1∼5torr의 압력으로 유지되어 있는 챔버 내부에 수소(H)를 포함하지 않는 실리콘 소스 가스로서 바람직하게는 사염화실리콘(SiCl4) 가스를 공급하고, 산소(O)를 포함하는 가스로서 바람직하게는 아산화질소(N2O) 가스를 공급하여 막 내에 실리콘-수소(Si-H) 결합을 갖지 않는 제2 실리콘 산화막(SiOx, 여기서 x=1∼3)(110)을 상기 실리콘 질화막(108) 상에 증착한다.
계속해서, 인-시튜로 중수소(D2) 분위기 하에서 어닐링을 실시하여 상기 제2 실리콘 산화막(110)을 치밀화함으로써, 막 내의 전자 트랩 밀도를 더욱 감소시켜 누설 전류를 감소시키고 전하 유지 특성을 향상시킨다.
상기한 공정의 결과로 제1 실리콘 산화막(106), 실리콘 질화막(108) 및 제2 실리콘 산화막(110)으로 이루어진 층간 유전막(112)이 형성된다.
일반적으로, LPCVD 공정은 250Pa 이하의 저압에서 증착하므로 반응 가스 분자의 확산도를 증가시켜 우수한 균일성(uniformity) 및 등각의 단차 도포성(conformal step coverage)을 갖는 막을 얻을 수 있다. 따라서, 약 700∼900℃의 온도 및 0.1∼5torr의 압력에서 LPCVD 공정으로 층간 유전막(112)을 형성하면, 저압에 의한 낮은 증착 속도로 인하여 실리콘 산화막 및 실리콘 질화막의 두께를 얇게 제어할 수 있으므로 커플링 계수를 증가시킬 수 있다.
또한, 수소(H) 성분을 포함하지 않는 실리콘 소스 가스를 이용하여 Si-H 결합을 갖지 않는 층간 유전막(112)을 형성하기 때문에, 막 내의 전자 트랩 밀도를 감소시켜 누설 전류 특성을 개선시키고 전하 유지 특성을 향상시킬 수 있다.
또한, 각각의 LPCVD 공정 후 중수소(D2) 분위기의 어닐링을 실시하여 층간 유전막(112)을 치밀화하여 막 내의 전자 트랩 밀도를 더욱 감소시킬 수 있다.
또한, 상기 제1 실리콘 산화막(106), 실리콘 질화막(108) 및 제2 실리콘 산화막(110)을 인-시튜로 증착하여 층간 유전막(112)을 형성하기 때문에, 실리콘 산화막과 실리콘 질화막과의 계면 특성을 향상시킬 수 있다.
도 2d는 컨트롤 게이트층(114) 및 하드 마스크층(116)을 형성하는 단계를 도시한다. 상기와 같이 Si-H 결합을 갖지 않는 층간 유전막(112)을 형성한 다음, 상기 층간 유전막(112) 상에 고농도의 N형으로 도핑된 폴리실리콘층 및 금속층 또는 금속 실리사이드층을 순차적으로 적층하여 컨트롤 게이트층(114)을 형성한다.
상기 금속층은 텅스텐, 코발트, 티타늄 또는 탄탈륨 중의 어느 하나로 이루어지며, 상기 금속 실리사이드층은 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix) 또는 탄탈륨 실리사이드(TaSix)로 이루어진다.
이어서, 상기 컨트롤 게이트층(114) 상에 게이트 패터닝을 위한 하드 마스크층(116)을 형성한다. 상기 하드 마스크층(116)은 산화막 또는 질화막의 단일막이나 이들의 복합막으로 형성한다.
다시 도 1을 참조하면, 사진식각 공정으로 상기 하드 마스크층(116)을 식각 하여 하드 마스크층 패턴(116a)을 형성한다.
이어서, 상기 하드 마스크층 패턴(116a)을 이용하여 상기 컨트롤 게이트층(114), 층간 유전막(112) 및 플로팅 게이트층(104)을 차례로 건식 식각한다. 그 결과, 메모리 셀 영역에 플로팅 게이트(104a)와 컨트롤 게이트(114a)를 구비한 적층형 게이트 전극(120)이 형성된다.
상술한 바와 같이 본 발명에 의하면, 사염화실리콘(SiCl4)과 같이 수소(H) 성분을 포함하지 않는 실리콘 소스 가스를 이용하여 Si-H 결합을 갖지 않는 층간 유전막을 형성함으로써, 막 내의 전자 트랩 밀도를 감소시켜 누설 전류 특성을 개선시키고 전하 유지 특성을 향상시킬 수 있다.
또한, 인-시튜 증착에 의해 산화막과 질화막과의 계면 특성을 향상시킬 수 있으며, 각각의 증착 공정 후 중수소(D2) 분위기의 어닐링을 실시하여 전자 트랩 밀도를 더욱 감소시킬 수 있다.
따라서, 본 발명에 의하면 신뢰성 및 전기적 특성이 현저하게 개선된 층간 유전막을 형성할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (6)
- 반도체 기판 상에 터널 유전막을 형성하는 단계;상기 터널 유전막 상에 플로팅 게이트층을 형성하는 단계;상기 플로팅 게이트층 상에 수소(H) 성분을 포함하지 않는 실리콘 소스 가스를 이용하여 제1 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 제2 실리콘 산화막(SiOx)을 순차적으로 인-시튜 증착함으로써, 실리콘-수소(Si-H) 결합을 갖지 않는 층간 유전막을 형성하는 단계; 및상기 층간 유전막 상에 컨트롤 게이트층을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 실리콘 소스 가스는 사염화실리콘(SiCl4)으로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 층간 유전막을 형성하는 단계는(a) 상기 플로팅 게이트층 상에 사염화실리콘(SiCl4) 및 아산화질소(N2O) 가스를 이용하여 제1 실리콘 산화막을 형성하는 단계;(b) 상기 제1 실리콘 산화막을 중수소(D2) 분위기에서 어닐링하는 단계;(c) 상기 제1 실리콘 산화막 상에 사염화실리콘(SiCl4) 및 암모니아(NH3) 가 스를 이용하여 실리콘 질화막을 형성하는 단계;(d) 상기 실리콘 질화막을 중수소(D2) 분위기에서 어닐링하는 단계;(e) 상기 실리콘 질화막 상에 사염화실리콘(SiCl4) 및 아산화질소(N2O) 가스를 이용하여 제2 실리콘 산화막을 형성하는 단계; 및(f) 상기 제2 실리콘 산화막을 중수소(D2) 분위기에서 어닐링하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제3항에 있어서, 상기 (a) 단계 내지 (f) 단계는 인-시튜로 진행하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 및 제2 실리콘 산화막의 x 값은 약 1∼3인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 실리콘 질화막의 x 값은 약 0.5∼3인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100893853B1 (ko) * | 2007-06-28 | 2009-04-17 | 삼성전자주식회사 | 비휘발성 기억 장치의 제조 방법, 비휘발 기억 장치, 및비휘발 기억 장치를 포함하는 시스템 |
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2005
- 2005-08-24 KR KR1020050077897A patent/KR20070023373A/ko not_active Application Discontinuation
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