JP2006156626A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】 メモリセルの電荷蓄積層を窒化シリコン膜で構成する不揮発性半導体記憶装置において、窒化シリコン膜中の電荷トラップを増加させる。
【解決手段】 コントロールゲート8の一方の側壁にONO膜16を挟んでメモリゲート9を形成したメモリセル構造を有し、ONO膜16の電荷蓄積層を構成する窒化シリコン膜16bに電子を注入して書き込みを行い、正孔を注入して消去を行うMONOS型不揮発性メモリにおいて、窒化シリコン膜16bの成膜にプラズマALD法を用い、膜の密度を2.65g/cm3以上、好ましくは2.73g/cm3以上、より好ましくは2.8g/cm3以上とすることにより、正孔の捕獲効率が向上した窒化シリコン膜16bを得る。
【選択図】 図1
【解決手段】 コントロールゲート8の一方の側壁にONO膜16を挟んでメモリゲート9を形成したメモリセル構造を有し、ONO膜16の電荷蓄積層を構成する窒化シリコン膜16bに電子を注入して書き込みを行い、正孔を注入して消去を行うMONOS型不揮発性メモリにおいて、窒化シリコン膜16bの成膜にプラズマALD法を用い、膜の密度を2.65g/cm3以上、好ましくは2.73g/cm3以上、より好ましくは2.8g/cm3以上とすることにより、正孔の捕獲効率が向上した窒化シリコン膜16bを得る。
【選択図】 図1
Description
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、メモリセルの電荷蓄積層を窒化シリコン膜で構成する不揮発性半導体記憶装置に適用して有効な技術に関するものである。
電気的にデータの書き換えが可能な不揮発性メモリ(Electrically Erasable and Programmable Read Only Memory)の一種として、MONOS(Metal Oxide Nitride Oxide Semiconductor)膜を用いたスプリットゲート型のメモリセル構造が知られている。
この種のMONOS型不揮発性メモリは、メモリセル中の窒化シリコン膜に電荷を蓄積して書き込みを行うことから、多結晶シリコン膜からなるフローティングゲートに電荷を蓄積するフラッシュメモリに比べてデータ保持の信頼性に優れ、かつ書き込み動作や消去動作を低電圧で行うことができるといった利点を備えている。
窒化シリコン膜を電荷蓄積層として用いる上記MONOS型不揮発性メモリにおいては、窒化シリコン膜中に注入された電荷が基板などに抜けるのを防ぐポテンシャルバリアとして、窒化シリコン膜を2層の酸化シリコン膜で挟み込む、いわゆるONO膜構造が採用される。
従来、ONO膜構造の形成方法としては、例えば熱酸化法またはCVD法によって下層の酸化シリコン膜(O)を形成し、次に、この酸化シリコン膜上にCVD法によって窒化シリコン膜(N)を形成し、さらに、この窒化シリコン膜の表面を熱酸化することによって上層の酸化シリコン膜(O)を形成するといった方法が一般に用いられている。
特開2002−217317号公報(特許文献1)は、上記した一般的なONO膜構造の形成方法では、窒化シリコン膜をCVD法によって形成する際、膜形成を開始してから実際に有効な膜成長が始まるまでの時間(インキュベーション時間)が下地酸化膜の表面状態(例えば洗浄度または組成)の影響を受けてばらつくために、窒化シリコン膜の精密な膜厚制御が困難となり、これに起因したメモリ素子の構造上および特性上のばらつきが大きくなるという問題を指摘している。
上記特許文献1は、その対策として、窒化シリコン膜を成膜する際、少なくともその初期段階にALD(atomic layer deposition)法を用いることで、下地酸化膜と窒化シリコン膜との格子整合性を良好にし、インキュベーション時間を短縮することによって、窒化シリコン膜の膜厚制御性を向上させる技術を開示している。
特開2004−124234号公報(特許文献2)は、ALD法による成膜処理を行うための縦型基板処理装置を開示している。この特許文献2に開示された縦型基板処理装置は、複数の基板を多段に重ねて反応管の開放端から反応室に挿入し、減圧状態でプラズマにより活性化した処理ガスを反応室に供給して複数の基板を一括して処理するものであり、前記反応管の側部に設けたプラズマ生成室に、プラズマ生成用の電極を前記反応管の開放端と逆側から重力方向に沿って挿入した構造を備えている。この構造によれば、プラズマ生成用の電極が重力方向に沿って挿入されることにより、簡単に電極の挿入を行えると共に、電極を挿入するとき及び挿入後に、電極が自重により極端に傾いたり、撓んだりしないので、プラズマの生成に対する影響を小さくすることができる。
特開2002−217317号公報
特開2004−124234号公報
上記ONO膜中の窒化シリコン膜は、例えばモノシラン(SiH4)やジクロルシラン(SiH2Cl2)などのシラン系ガスとアンモニア(NH3)ガスとを高温で熱分解させるホットウォール型のバッチ式熱CVD装置を使って成膜される。
しかし、最近の微細化された不揮発性メモリでは、窒化シリコン膜によって構成される電荷蓄積層に電荷を注入する際のダメージによって下地酸化膜の劣化が生じ、書き換え耐性やリテンション特性の低下といった問題が顕在化している。
電荷の注入による下地酸化膜のダメージは、電荷(電子または正孔)の数に比例するため、上記問題の対策としては、書き込みや消去の際、FN(Fowler-Nordheim)トンネル電流を用いた注入方式や、HE(Hot Electron)またはHH(Hot Hole)を用いた注入方式を採用することによって、注入の効率化を図ることが考えられる。
ところが、上記したようなバッチ式熱CVD装置を使って窒化シリコン膜を成膜した場合は、マイグレーションなどによって熱的に安定な状態で膜が形成されるので、密度などの膜質が成膜条件によってほとんど変化しない。従って、窒化シリコン膜中の電荷トラップもほとんど変化しないので、膜中の電荷トラップ数によって決まる電荷捕獲効率も増加せず、上記した問題の解決には至っていないのが現状である。
本発明の目的は、メモリセルの電荷蓄積層を窒化シリコン膜で構成する不揮発性半導体記憶装置において、窒化シリコン膜中の電荷トラップを増加させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置において、アンモニアとシラン系ガスとを反応ガスに用いたプラズマALD法によって前記窒化シリコン膜を堆積し、その膜密度を2.65g/cm3以上、好ましくは2.73g/cm3以上、より好ましくは2.8g/cm3以上にするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
メモリセルの電荷蓄積層を窒化シリコン膜で構成する不揮発性半導体記憶装置において、上記窒化シリコン膜の膜密度を大きくすることにより、膜中の電荷トラップの一つである正孔トラップを増加させることができるので、正孔の捕獲効率が上がり、メモリセルの消去速度が向上する。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図1は、本実施の形態のMONOS型不揮発性メモリを示す要部断面図、図2は、本実施の形態のMONOS型不揮発性メモリを示す要部平面図である。なお、図1および図2は、互いに隣接して配置された2個のメモリセル(MC1、MC2)を示している。また、図1は、図2のA−A線に沿った領域の断面図である。
MONOS型不揮発性メモリのメモリセル(MC1、MC2)は、p型の単結晶シリコンからなる半導体基板(以下、単に基板という)1のp型ウエル2に形成されている。p型ウエル2は、ウエルアイソレーション用のn型埋込み層4を介して基板1と電気的に分離され、所望の電圧が印加されるようになっている。
メモリセル(MC1)は、コントロールトランジスタ(C1)とメモリトランジスタ(M1)とで構成されている。コントロールトランジスタ(C1)のゲート電極(コントロールゲート8)はn型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜6上に形成されている。また、メモリトランジスタ(M1)のゲート電極(メモリゲート9)はn型多結晶シリコン膜からなり、コントロールゲート8の一方の側壁に配置されている。メモリゲート9は、その一部がコントロールゲート8の一方の側壁に形成され、他部がp型ウエル2上に形成された断面L字状のONO膜16を介してコントロールゲート8およびp型ウエル2と電気的に分離されている。ONO膜16は、2層の酸化シリコン膜16a、16cとそれらの間に形成された窒化シリコン膜(電荷蓄積層)16bとからなる。データの書き込み時には、チャネル領域で発生したホットエレクトロンがONO膜16の一部である窒化シリコン膜16bに注入され、膜中のトラップに捕獲される。
コントロールゲート8の近傍のp型ウエル2には、メモリセル(MC1)のドレイン領域として機能するn+型半導体領域10dが形成されている。また、メモリゲート9の近傍のp型ウエル2には、メモリセル(MC1)のソース領域として機能するn+型半導体領域10sが形成されている。n+型半導体領域(ドレイン領域)10dに隣接した領域のp型ウエル2には、n+型半導体領域10dよりも不純物濃度が低いn−型半導体領域11dが形成されている。n−型半導体領域11dは、n+型半導体領域(ドレイン領域)10dの端部の高電界を緩和し、コントロールトランジスタ(C1)をLDD(Lightly Doped Drain)構造にするためのエクステンション領域である。また、n+型半導体領域(ソース領域)10sに隣接した領域のp型ウエル2には、n+型半導体領域10sよりも不純物濃度が低いn−型半導体領域11sが形成されている。n−型半導体領域11sは、n+型半導体領域(ソース領域)10sの端部の高電界を緩和し、メモリトランジスタ(M1)をLDD構造にするためのエクステンション領域である。
コントロールゲート8の他方の側壁およびメモリゲート9の一方の側壁には、酸化シリコン膜からなるサイドウォールスペーサ12が形成されている。これらのサイドウォールスペーサ12は、n+型半導体領域(ドレイン領域)10dおよびn+型半導体領域(ソース領域)10sを形成するために利用される。
上記のように構成されたメモリセル(MC1)の上部には、窒化シリコン膜20と酸化シリコン膜21とを介してデータ線(DL)が形成されている。データ線(DL)は、n+型半導体領域(ドレイン領域)10dの上部に形成されたコンタクトホール22内のプラグ23を介してn+型半導体領域(ドレイン領域)10dと電気的に接続されている。データ線(DL)は、アルミニウム合金を主体としたメタル膜からなり、プラグ23は、タングステンを主体としたメタル膜からなる。
図2に示すように、コントロールトランジスタ(C1)のコントロールゲート8は、コントロールゲート線(CGL0)に接続され、メモリトランジスタ(M1)のメモリゲート9は、メモリゲート線(MGL0)に接続されている。また、ソース領域10sは、ソース線(SL)に接続されており、p型ウエル2には、図示しない電源線を通じて所望の電圧が印加される。
メモリセル(MC1)に隣接するメモリセル(MC2)は、メモリセル(MC1)と同一の構造で構成され、そのドレイン領域10dは、メモリセル(MC1)のドレイン領域10dと共有されている。前述したように、このドレイン領域10dは、データ線(DL)に接続されている。2個のメモリセル(MC1、MC2)は、共通のドレイン領域10dを挟んで対称となるように配置されている。コントロールトランジスタ(C2)のコントロールゲート8は、コントロールゲート線(CGL1)に接続され、メモリトランジスタ(M2)のメモリゲート9は、メモリゲート線(MGL1)に接続されている。また、ソース領域10sは、ソース線(SL)に接続されている。
本実施の形態のメモリセル(MC1、MC2)は、電荷蓄積層を構成する上記窒化シリコン膜16bの膜密度を2.65g/cm3以上、好ましくは2.73g/cm3以上、より好ましくは2.8g/cm3以上としたことに特徴がある。このような高密度の窒化シリコン膜16bを形成する方法については、後述する。
次に、上記メモリセル(MC1)を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ここでは、ONO膜16に電子を注入することを「書き込み」、正孔を注入することを「消去」とそれぞれ定義する。
書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、例えばコントロールゲート8に0.7V、メモリゲート9に10V、ソース領域10sに6V、ドレイン領域に0V、p型ウエル2に0Vをそれぞれ印加する。これにより、ソース領域10sとドレイン領域10dとの間に形成されるチャネル領域のうち、コントロールゲート8とメモリゲート9との中間付近の領域でホットエレクトロンが発生し、これがONO膜16に注入される。注入された電子は窒化シリコン膜中のトラップに捕獲され、メモリトランジスタ(M1)のしきい値電圧が上昇する。
消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、例えばコントロールゲート8に0.7V、メモリゲート9に−8V、ソース領域10sに7V、ドレイン領域に0V、p型ウエル2に0Vをそれぞれ印加する。これにより、コントロールゲート8の下部のp型ウエル2にチャネル領域が形成される。また、ソース領域10sに高電圧(7V)が印加されるため、ソース領域10sから伸びた空乏層がコントロールトランジスタ(C1)のチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域10sとの間の高電界によって加速されてインパクトイオン化が生じ、電子と正孔の対が生成される。そして、この正孔がメモリゲート9に印加された負電圧(−8V)によって加速されてホットホールとなり、ONO膜16に注入される。注入された正孔は窒化シリコン膜中のトラップに捕獲され、メモリトランジスタ(M1)のしきい値電圧が低下する。
読み出し時には、例えばコントロールゲート8に1.5V、メモリゲート9に1.5V、ソース領域10sに0V、ドレイン領域に1.5V、p型ウエル2に0Vをそれぞれ印加する。すなわち、メモリゲート9に印加する電圧を、書き込み状態におけるメモリトランジスタ(M1)のしきい値電圧と、消去状態におけるメモリトランジスタ(M1)のしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。
なお、ソース領域10sとドレイン領域10dとは、基板1の導電型と反対の導電型の半導体領域のことを指し、ソース領域とドレイン領域という名称が入れ替わっても構わない。本実施の形態では、書き込み時の電荷の流れる方向と読出し時の電荷の流れる方向とが異なり、書き込み時にはドレイン領域10dからソース領域10sに電荷が流れる。一般的な解釈からすれば、電荷を供給する領域がソース領域となり、書き込み時にはドレイン領域10dがソース領域となるが、ここではソース領域10sとドレイン領域10dとを書き込み時と読出し時とで使い分けることはしない。
次に、図3〜図26を用いてMONOS型不揮発性メモリの製造方法を工程順に説明する。
まず、図3に示すように、周知の製造技術を用いて基板1の主面に素子分離溝5を形成した後、メモリアレイ領域の基板1の主面にn型埋込み層4とp型ウエル2とを形成し、周辺回路領域の基板1の主面にp型ウエル2とn型ウエル3とを形成する。なお、MONOS型不揮発性メモリの周辺回路は、例えばセンスアンプ、カラムデコーダ、ロウデコーダのような低耐圧MISFETで構成される回路と、例えば昇圧回路のような高耐圧MISFETで構成される回路とがある。従って、図にはメモリアレイ領域の他に、周辺回路領域として低耐圧MISFET形成領域および高耐圧MISFET形成領域を示す。
次に、基板1を熱酸化することによって、p型ウエル2とn型ウエル3のそれぞれの表面に酸化シリコンからなるゲート絶縁膜6、7を形成する。メモリアレイ領域と低耐圧MISFET形成領域とには、膜厚3〜4nm程度の薄いゲート絶縁膜6を形成し、高耐圧MISFET形成領域には、耐圧を確保するために、膜厚7〜8nm程度の厚いゲート絶縁膜7を形成する。メモリアレイ領域のゲート絶縁膜6は、コントロールゲート8のゲート絶縁膜となる。
次に、図4に示すように、基板1上にCVD法で膜厚250nm程度のアンドープドシリコン膜8Aを堆積した後、アンドープシリコン膜8Aの表面を保護するために、その上部にCVD法で薄い酸化シリコン膜13を堆積する。
次に、図5に示すように、周辺回路領域のうち、pチャネル型MISFET形成領域(n型ウエル3)のアンドープシリコン膜8Aをフォトレジスト膜30で覆い、nチャネル型MISFET形成領域およびメモリアレイ領域のアンドープシリコン膜8Aに不純物(リンまたはヒ素)をイオン注入することによって、これらの領域のアンドープシリコン膜8Aをn型シリコン膜8nに変える。
次に、フォトレジスト膜30を除去した後、図6に示すように、n型シリコン膜8nをフォトレジスト膜31で覆い、pチャネル型MISFET形成領域のアンドープシリコン膜8Aに不純物(ホウ素)をイオン注入することによって、この領域のアンドープシリコン膜8Aをp型シリコン膜8pに変える。
次に、フォトレジスト膜31を除去した後、図7に示すように、フォトレジスト膜32をマスクにして酸化シリコン膜13、n型シリコン膜8nおよびp型シリコン膜8pをドライエッチングすることにより、メモリアレイ領域にn型シリコン膜8nからなるコントロールゲート8が形成される。また、周辺回路領域には、n型シリコン膜8nからなるゲート電極14とp型シリコン膜8pからなるゲート電極15とが形成される。
次に、フォトレジスト膜32を除去した後、図8に示すように、基板1上にONO膜16を形成する。ONO膜16は、酸化シリコン膜16a、窒化シリコン膜16bおよび酸化シリコン膜16cの3層膜で構成する。
ONO膜16を形成するには、まず、図9に示すように、基板1の表面を熱酸化することによって、p型ウエル2の表面とコントロールゲート8の側壁とに酸化シリコン膜16aを形成する。図示はしないが、このとき、周辺回路領域のp型ウエル2およびn型ウエル3のそれぞれの表面と、ゲート電極14、15の側壁にも酸化シリコン膜16aが形成される。
次に、酸化シリコン膜16aの上部に窒化シリコン膜16bを形成する。本実施の形態では、窒化シリコン膜16bの成膜にプラズマALD(atomic layer deposition)法を用い、膜の密度を2.65g/cm3以上、好ましくは2.73g/cm3以上、より好ましくは2.8g/cm3以上とする。
図10は、窒化シリコン膜16bの成膜に用いるバッチ式プラズマALD装置の一例を示す要部概略図である。
プラズマALD装置50の反応管51の内部には、水平に保持された複数枚の基板1を上下方向に並べた縦型のウエハボート52が挿入されている。反応管51の外壁の近傍には、反応管51の内部を加熱するヒータ54が設置されている。反応管51の下部には、反応管51の内部に反応ガスを供給する一対のガス導入管55、56と、反応管51内のガスをパージする排気管57とが設置されている。ガス導入管55、56の一方からはNH3(アンモニア)ガスが供給され、他方からはSiH2Cl2(ジクロルシラン)などのシラン系ガスが供給される。
窒化シリコン膜16bの成膜は、反応管51内のウエハボート52に載置された基板1の表面をヒータ54で加熱し、図11に示すサイクル(ステップ1〜ステップ4)に従って、反応管51の内部にアンモニアとシラン系ガスとを交互に供給することによって行う。ここでは、シラン系ガスとしてジクロルシランを用いる場合について説明するが、SiH4(モノシラン)のような他のシラン系ガスを使用することもできる。
まず、基板1の表面を400℃〜550℃に加熱した状態で反応管51の内部にプラズマによって分解されたアンモニアを供給する(ステップ1)。アンモニアの供給時間は5秒〜240秒の範囲とし、プラズマを発生させるRFパワーは、50W〜300Wの範囲とする。これにより、アンモニアのプラズマ分解によって生成した活性な窒素が酸化シリコン膜16a中のシリコンと反応し、酸化シリコン膜16aの表面にSi−N結合が生じる。
次に、反応管51内に残った不要なガスを外部にパージする(ステップ2)。ガスのパージ時間は、10秒〜50秒の範囲とする。
次に、反応管51の内部にジクロルシランを供給する(ステップ3)。ジクロルシランの流量は300sccm〜1100sccmの範囲とし、供給時間は10秒〜120秒の範囲とする。基板1の表面温度およびプラズマ電極53に印加するRFパワーは、ステップ1と同じである。これにより、ジクロルシランのプラズマ分解によって生成した活性なシリコンが酸化シリコン膜16aの表面の窒素と反応してSi−N結合が生じ、1原子層分の窒化シリコン膜16bが形成される。
次に、反応管51内に残った不要なガスを外部にパージする(ステップ4)。ガスのパージ時間は5秒〜30秒の範囲とする。
以下、上記したステップ1〜ステップ4を複数回繰り返すことにより、図12に示すように、酸化シリコン膜16aの上部に所望の膜厚を有する窒化シリコン膜16bを形成する。
図13は、窒化シリコン膜16bの膜密度と、アンモニア供給時間との関係を示すグラフであり、横軸はアンモニアの供給時間(単位:秒)、縦軸は膜密度(単位:g/cm3)である。窒化シリコン膜16bは基板1の温度を550℃に設定して成膜し、膜密度はX線反射率測定法(Grazing Incidence X-ray Reflectively technique:GIXR法)を用いて測定した。グラフから明らかなように、窒化シリコン膜16bの膜密度は、前記ステップ1におけるアンモニアの供給時間に依存し、供給時間を長くするほど、膜密度が高くなることが分かる。
図14は、窒化シリコン膜16bの膜密度と、この窒化シリコン膜16bをMONOS型メモリセルの電荷蓄積層に用いた場合の正孔トラップ密度との関係を示すグラフであり、横軸は膜密度(単位:g/cm3)、縦軸は単位面積(cm2)あたりの正孔トラップである。グラフから明らかなように、窒化シリコン膜16b中の正孔トラップは、膜密度に依存し、膜密度を高くするほど、正孔トラップが増えることが分かる。
図15は、低圧CVD法およびALD法で成膜した2種類の窒化シリコン膜の膜密度と、これらの窒化シリコン膜を電荷蓄積層に用いた場合のデータ消去速度との関係を示すグラフである。グラフから明らかなように、データ消去速度は、窒化シリコン膜の膜密度に比例して大きくなることが分かる。また、低圧CVD法で成膜した窒化シリコン膜の膜密度は、2.65g/cm3未満であることから、データ消去速度の改善には限界があることが分かる。
以上の結果から、プラズマALD法を用いて窒化シリコン膜16bの膜密度を2.65g/cm3以上、好ましくは2.73g/cm3以上、より好ましくは2.8g/cm3以上とすることにより、捕獲断面積の大きな正孔トラップが増加することから、正孔の捕獲効率が向上する。これにより、MONOS型不揮発性メモリのデータ消去速度を向上させることができ、書き換え耐性やリテンション特性の向上が期待できるようになる。
次に、図16に示すように、窒化シリコン膜16bの上部に酸化シリコン膜16cを形成することにより、酸化シリコン膜16a、窒化シリコン膜16bおよび酸化シリコン膜16cの3層膜で構成されるONO膜16が得られる。酸化シリコン膜16cは、例えば熱酸化装置のチャンバ内に水素と酸素を直接導入し、所定の温度に加熱した基板1の表面近傍でラジカル酸化反応を行うISSG(In situ Steam Generation)酸化法を用いて形成する。酸化シリコン膜16cは、CVD法で形成することもできる。
なお、下層の酸化シリコン膜16aを形成した後、窒化シリコン膜16bを形成する前に、N2Oなどの窒素酸化物を含んだ高温雰囲気中で酸化シリコン膜16aを窒化処理することによって、酸化シリコン膜16aと基板1(p型ウエル2、n型ウエル3)との界面に窒素を偏析させてもよい。この窒化処理を行うことにより、メモリセルを構成するコントロールトランジスタおよびメモリトランジスタのホットキャリア耐性が向上し、メモリセルの特性(書き換え特性など)が向上する。
次に、コントロールゲート8の一方の側壁にメモリゲート9を形成する。メモリゲート9を形成するには、まず、図17に示すように、基板1上にCVD法で堆積したn型多結晶シリコン膜9nを異方性エッチングすることによって、コントロールゲート8と、周辺回路のゲート電極14、15のそれぞれの両側壁にn型多結晶シリコン膜9nを残す。
次に、図18に示すように、メモリゲート形成領域を覆うフォトレジスト膜33をマスクにしてn型多結晶シリコン膜9nをエッチングすることにより、コントロールゲート8の一方の側壁にn型多結晶シリコン膜9nからなるメモリゲート9を形成する。
次に、図19に示すように、ONO膜16を構成する3層の絶縁膜をフッ酸とリン酸とを使ってエッチングすることにより、メモリゲート9で覆われた領域(コントロールゲート8の一方の側壁とメモリゲート9の下部)のみにONO膜16を残し、他の領域のONO膜16を除去する。
次に、図20に示すように、フォトレジスト膜34をマスクにして周辺回路領域の低耐圧nチャネル型MISFET形成領域に不純物(リンまたはヒ素)をイオン注入することによって、n−型半導体領域17を形成する。また、このとき、メモリアレイ領域の一部にも不純物(リンまたはヒ素)をイオン注入することによって、n−型半導体領域11dを形成する。n−型半導体領域17は、低耐圧nチャネル型MISFETをLDD構造にするためのエクステンション領域であり、n−型半導体領域11dは、メモリセルのコントロールトランジスタをLDD構造にするためのエクステンション領域である。
次に、図21に示すように、フォトレジスト膜35をマスクにして周辺回路領域の低耐圧pチャネル型MISFET形成領域に不純物(ホウ素)をイオン注入することによって、p−型半導体領域18を形成する。p−型半導体領域18は、低耐圧pチャネル型MISFETをLDD構造にするためのエクステンション領域である。
次に、図22に示すように、上記図20および図21と同様の方法で周辺回路領域の高耐圧nチャネル型MISFET形成領域に不純物(リンまたはヒ素)をイオン注入してn−型半導体領域24を形成し、高耐圧pチャネル型MISFET形成領域に不純物(ホウ素)をイオン注入してp−型半導体領域25を形成する。また、メモリアレイ領域の一部に不純物(リンまたはヒ素)をイオン注入してn−型半導体領域11sを形成する。周辺回路領域のn−型半導体領域24は、高耐圧nチャネル型MISFETをLDD構造にするためのエクステンション領域であり、p−型半導体領域25は、高耐圧pチャネル型MISFETをLDD構造にするためのエクステンション領域である。また、メモリアレイ領域のn−型半導体領域11sは、メモリセルのメモリトランジスタをLDD構造にするためのエクステンション領域である。
次に、図23に示すように、メモリアレイ領域に形成されたコントロールゲート8およびメモリゲート9のそれぞれの一方の側壁にサイドウォールスペーサ12を形成し、周辺回路領域のゲート電極14およびゲート電極15のそれぞれの両側壁にサイドウォールスペーサ12を形成する。サイドウォールスペーサ12は、基板1上にCVD法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。
次に、図24に示すように、フォトレジスト膜36をマスクにしてメモリアレイ領域および周辺回路領域のnチャネル型MISFET形成領域に不純物(リンまたはヒ素)をイオン注入する。これにより、メモリアレイ領域にn+型半導体領域(ドレイン領域)10dおよびn+型半導体領域(ソース領域)10sが形成され、メモリセルMCが完成する。また、周辺回路領域にn+型半導体領域(ソース領域、ドレイン領域)26が形成され、低耐圧nチャネル型MISFET(QLN)および高耐圧nチャネル型MISFET(QHN)が完成する。
次に、図25に示すように、フォトレジスト膜37をマスクにして周辺回路領域のpチャネル型MISFET形成領域に不純物(ホウ素)をイオン注入する。これにより、周辺回路領域にp+型半導体領域(ソース領域、ドレイン領域)27が形成され、低耐圧pチャネル型MISFET(QLP)および高耐圧pチャネル型MISFET(QHP)が完成する。
次に、図26に示すように、基板1上にCVD法で窒化シリコン膜20と酸化シリコン膜21とを堆積し、続いてコンタクトホール22およびプラグ23を形成した後、メモリアレイ領域の酸化シリコン膜21上にデータ線DLを形成し、周辺回路領域に配線28を形成する。その後、配線28の上層に層間絶縁膜を挟んで複数の配線を形成するが、それらの図示は省略する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、コントロールゲートの一方の側壁にONO膜を挟んでメモリゲートを形成した前記実施の形態のメモリセル構造に限定されるものではなく、メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性メモリであれば、いかなるメモリセル構造を有する場合でも適用可能である。
本発明は、メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置に利用されるものである。
1 半導体基板
2 p型ウエル
3 n型ウエル
4 n型埋込み層
5 素子分離溝
6、7 ゲート絶縁膜
8 コントロールゲート
8A アンドープシリコン膜
8n n型シリコン膜
8p p型シリコン膜
9 メモリゲート
9n n型多結晶シリコン膜
10d n+型半導体領域(ドレイン領域)
10s n+型半導体領域(ソース領域)
11d、11s n−型半導体領域(エクステンション領域)
12 サイドウォールスペーサ
13 酸化シリコン膜
14、15 ゲート電極
16 ONO膜
16a 酸化シリコン膜
16b 窒化シリコン膜(電荷蓄積層)
16c 酸化シリコン膜
17 n−型半導体領域(エクステンション領域)
18 p−型半導体領域(エクステンション領域)
20 窒化シリコン膜
21 酸化シリコン膜
22 コンタクトホール
23 プラグ
24 n−型半導体領域(エクステンション領域)
25 p−型半導体領域(エクステンション領域)
26 n+型半導体領域(ソース領域、ドレイン領域)
27 p+型半導体領域(ソース領域ソース領域)
28 配線
30〜37 フォトレジスト膜
50 プラズマALD装置
51 反応管
52 ウエハボート
54 ヒータ
55、56 ガス導入管
57 排気管
C1、C2 コントロールトランジスタ
DL データ線
M1、M2 メモリトランジスタ
QHN 高耐圧nチャネル型MISFET
QLN 低耐圧nチャネル型MISFET
QHP 高耐圧pチャネル型MISFET
QLP 低耐圧pチャネル型MISFET
2 p型ウエル
3 n型ウエル
4 n型埋込み層
5 素子分離溝
6、7 ゲート絶縁膜
8 コントロールゲート
8A アンドープシリコン膜
8n n型シリコン膜
8p p型シリコン膜
9 メモリゲート
9n n型多結晶シリコン膜
10d n+型半導体領域(ドレイン領域)
10s n+型半導体領域(ソース領域)
11d、11s n−型半導体領域(エクステンション領域)
12 サイドウォールスペーサ
13 酸化シリコン膜
14、15 ゲート電極
16 ONO膜
16a 酸化シリコン膜
16b 窒化シリコン膜(電荷蓄積層)
16c 酸化シリコン膜
17 n−型半導体領域(エクステンション領域)
18 p−型半導体領域(エクステンション領域)
20 窒化シリコン膜
21 酸化シリコン膜
22 コンタクトホール
23 プラグ
24 n−型半導体領域(エクステンション領域)
25 p−型半導体領域(エクステンション領域)
26 n+型半導体領域(ソース領域、ドレイン領域)
27 p+型半導体領域(ソース領域ソース領域)
28 配線
30〜37 フォトレジスト膜
50 プラズマALD装置
51 反応管
52 ウエハボート
54 ヒータ
55、56 ガス導入管
57 排気管
C1、C2 コントロールトランジスタ
DL データ線
M1、M2 メモリトランジスタ
QHN 高耐圧nチャネル型MISFET
QLN 低耐圧nチャネル型MISFET
QHP 高耐圧pチャネル型MISFET
QLP 低耐圧pチャネル型MISFET
Claims (12)
- メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置であって、
前記窒化シリコン膜の膜密度は、2.65g/cm3以上であることを特徴とする不揮発性半導体記憶装置。 - 前記窒化シリコン膜の膜密度は、2.73g/cm3以上であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記窒化シリコン膜の膜密度は、2.8g/cm3以上であることを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 前記窒化シリコン膜は、プラズマALD法によって堆積された膜であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 第1導電型の半導体基板の主面上に第1ゲート絶縁膜を介して形成されたコントロールゲートと、
一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記半導体基板上に形成された窒化シリコン膜と、
前記コントロールゲートの前記一方の側壁に形成され、前記窒化シリコン膜の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記窒化シリコン膜の前記他部を介して前記半導体基板と電気的に分離されたメモリゲートと、
前記半導体基板の表面に形成され、一端が前記コントロールゲートの近傍に配置された第2導電型の第1半導体領域と、
前記半導体基板の表面に形成され、一端が前記メモリゲートの近傍に配置された第2導電型の第2半導体領域とを有するメモリセルを備え、
前記窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置であって、
前記窒化シリコン膜の膜密度は、2.65g/cm3以上であることを特徴とする不揮発性半導体記憶装置。 - 前記窒化シリコン膜の膜密度は、2.73g/cm3以上であることを特徴とする請求項5記載の不揮発性半導体記憶装置。
- 前記窒化シリコン膜の膜密度は、2.8g/cm3以上であることを特徴とする請求項6記載の不揮発性半導体記憶装置。
- 前記窒化シリコン膜は、プラズマALD法によって堆積された膜であることを特徴とする請求項5記載の不揮発性半導体記憶装置。
- 前記窒化シリコン膜は、2層の酸化シリコン膜に挟まれたONO構造を有していることを特徴とする請求項5記載の不揮発性半導体記憶装置。
- メモリセルの一部を構成する窒化シリコン膜に電子を注入して書き込みを行い、正孔を注入して消去を行う不揮発性半導体記憶装置の製造方法であって、
前記窒化シリコン膜は、アンモニアとシラン系ガスとを反応ガスに用いたプラズマALD法によって堆積され、その膜密度は、2.65g/cm3以上であることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記窒化シリコン膜の膜密度は、2.73g/cm3以上であることを特徴とする請求項10記載の不揮発性半導体記憶装置の製造方法。
- 前記窒化シリコン膜の膜密度は、2.8g/cm3以上であることを特徴とする請求項11記載の不揮発性半導体記憶装置の製造方法。
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JP2004343583A JP2006156626A (ja) | 2004-11-29 | 2004-11-29 | 不揮発性半導体記憶装置およびその製造方法 |
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JP2004343583A JP2006156626A (ja) | 2004-11-29 | 2004-11-29 | 不揮発性半導体記憶装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2004
- 2004-11-29 JP JP2004343583A patent/JP2006156626A/ja active Pending
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JP2010123974A (ja) * | 2009-12-21 | 2010-06-03 | Elpida Memory Inc | 半導体装置の製造方法 |
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