KR100914284B1 - 반도체 소자의 듀얼 폴리게이트 및 그 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 듀얼 폴리게이트 및 그 형성방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 반도체 기판 상에 실리콘 소스를 공급하면서 이와 함께 불순물 소스를 불연속적으로 공급하여 게이트 절연막 위에 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 교번 증착하여 이중층 이상이 적층된 스택 구조의 게이트 도전막을 형성하는 단계; 및 상기 반도체 기판 상에 열처리를 수행하여 비정질실리콘을 결정화시키켜, 스택 구조의 폴리실리콘막을 형성하는 단계를 포함한다.
핀 홀, 스택 구조, 결정 방향성
Description
도 1은 종래 기술의 듀얼 폴리게이트 상에 발생된 핀 홀을 나타내보인 셈(SEM) 사진이다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 9a 및 도 9b는 실리콘막의 결정립계 방향성을 나타내보인 템(TEM) 사진들이다.
도 10a 및 도 10b는 게이트 도전막을 형성한 후 열공정을 진행한 모습을 나타내보인 도면들이다.
도 11은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트의 심스(SIMS) 프로파일을 나타내보인 도면이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 듀얼 폴리게이트 상에 핀 홀이 발생하는 것을 방지할 수 있는 반도체 소자의 듀얼 폴리게이트 및 그 형성방법에 관한 것이다.
디램(DRAM; Dynamic random access memory)과 같은 반도체 소자는 셀 영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스에 있어서, p형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는데, 이 매몰된 채널구조는 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높은 전계인가로 누설전류(leakage current)특성을 열화시킨다. 따라서 최근에는 표면 채널구조의 p형의 모스트랜지스터를 구현하기 위해 듀얼 폴리 게이트(Dual poly gate) 구조를 채용하고 있다. 듀얼 폴리게이트 구조는, p형의 모스트랜지스터가 형성되는 영역에는 P형 불순물을 주입한 P형 폴리게이트가 배치되고, n형의 모스트랜지스터가 형성되는 영역에는 N형 불순물을 주입한 N형 폴리게이트가 배치되는 구조를 의미한다.
이와 같은 듀얼 폴리게이트는 반도체 기판 위에 게이트 절연막 및 반도체층을 형성하고, 반도체층 내에 P형 불순물 및 N형 불순물을 각각 주입하여 듀얼 반도체층을 형성하고, 열처리를 통해 불순물을 활성화한 다음, 반도체층 위에 금속막 및 하드마스크막을 증착한 후 패터닝하여 게이트를 형성하는 과정으로 이루어진다.
도 1은 종래 기술의 듀얼 폴리게이트 상에 발생된 핀 홀을 나타내보인 셈(SEM) 사진이다.
듀얼 폴리게이트를 형성하기 위해 반도체층 내에 불순물을 주입하고, 주입된 불순물을 활성화시키기 위해 어닐링 공정을 수행한다. 이러한 어닐링 공정을 진행하는 과정에서 듀얼 폴리게이트 상에 도 1에 도시된 바와 같이, 핀 홀(pin hole, 100)이 발생할 수 있다. 핀 홀은 어닐링 공정시 비정질실리콘이 결정화되면서 주입된 불순물에 의해 경계가 형성되어 불규칙적인 결정립계(random grain boundary)가 형성된다. 이러한 결정립계에 편석(segregation)이 이루어진 높은 농도의 불순물 이온이 존재하면서, 이 부분에서 식각 속도가 증가함에 따라 세정액에 대한 내식각성이 저하되면서 듀얼 폴리게이트 표면에 수십 nm크기의 핀 홀(100)이 발생한다.
이렇게 발생한 핀 홀(100)은 폴리실리콘 막 자체의 물성이 열화시킬 뿐만 아니라 반도체 소자의 특성을 저하시킬 수 있고, 번 잇 테스트(burn it test) 등의 조건에서 테스트에서 불량을 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 듀얼 폴리게이트 형성방법을 개선하여 핀 홀의 발생을 억제할 수 있고, 불순물이 손실되는 현상을 개선할 수 있는 반도체 소자의 듀얼 폴리게이트 및 그 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 반도체 기판 상에 실리콘 소스를 공급하면서 이와 함께 불순물 소스를 불연속적으로 공급하여 상기 게이트 절연막 위에 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 교번 증착하여 이중층 이상이 적층된 스택 구조의 비정질실리콘 막을 형성하는 단계; 및 상기 반도체 기판 상에 열처리를 수행하여 상기 비정질실리콘을 결정화시키켜, 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 비정질실리콘막을 형성하는 단계는, 상기 반도체 기판 상에 실리콘 소스를 공급하면서 불순물 소스를 함께 공급하여 상기 게이트 절연막 위에 도프트 비정질실리콘막을 형성하는 제1 단계; 상기 반도체 기판 상에 실리콘 소스만을 공급하여 상기 도프트 비정질실리콘막 위에 언도프트 비정질실리콘막을 형성하는 제2 단계; 및 상기 제1 단계 및 제2 단계를 반복하여 상기 도프트 비정질실리콘막 및 언도프트 비정질실리콘막이 교번하여 증착되는 스택 구조의 비정질실리콘막을 형성하는 단계를 포함할 수 있다.
상기 실리콘 소스는 실란(SiH4) 가스를 포함하며, 상기 불순물 소스는, 포스핀(PH3) 가스 또는 붕소(B) 가스를 포함하는 것이 바람직하다.
상기 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 형성하는 단계는 인-시츄(in-situ) 공정으로 수행하는 것이 바람직하다.
상기 비정질실리콘막을 형성하는 단계는, 450-560℃의 공정온도에서 진행할 수 있다.
상기 비정질실리콘막을 결정화시키는 단계는 850-950℃의 온도에서 급속열처리(RTA) 공정을 수행하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자 의 듀얼 폴리게이트는, 반도체 기판; 상기 반도체 기판 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 도프트 비정질실리콘막 및 언도프트 비정질실리콘막이 교번하여 배치되면서 이중층 이상의 적층된 구조로 형성된 게이트 도전막; 및 상기 게이트 도전막 위에 형성된 하드마스크막을 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 및 그 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 도 9a 및 도 9b는 실리콘막의 결정립계 방향성을 나타내보인 템(TEM) 사진들이다. 도 10a 및 도 10b는 게이트 도전막을 형성한 후 열공정을 진행한 모습을 나타내보인 도면들이다. 그리고, 도 11은 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트의 심스(SIMS) 프로파일을 나타내보인 도면이다.
도 2를 참조하면, 반도체 기판(200) 상에 게이트 절연막(202)을 형성한다. 게이트 절연막(202)은 산화막으로 형성한 다음 산화막 상에 질화처리(nitridation)하여 산화막 표면에 질화막을 형성할 수 있으며, 경우에 따라서는 산화질화막으로 형성할 수도 있다.
도 3 내지 도 6을 참조하면, 게이트 절연막(202) 위에 도프트 비정질실리콘막(204, 208, 212) 및 언도프트 비정질실리콘막(206, 210)을 교번하여 증착해 이중층 이상이 적층된 스택(stack) 구조의 비정질실리콘막(214)을 형성한다. 이러한 도프트 비정질실리콘막 및 언도프트 비정질실리콘막이 교번하여 증착된 스택 구조의 비정질실리콘막(214)은 불순물 소스를 불연속적으로 공급하는 방식으로 구현할 수 있다. 이하 구체적인 구현 방법을 도면을 참조하여 설명하기로 한다.
먼저, 도 3을 참조하면, 게이트 절연막(202) 위에 1차 도프트 비정질실리콘막(204)을 형성한다. 이를 위해 반도체 기판(200)을 저압화학기상증착(LPCVD; Low pressure chemical vapor deposition) 장치에 배치한다. 다음에 저압화학기상증착(LPCVD) 장치 내에 실리콘 소스를 공급하면서 이와 함께 불순물 소스를 공급하여 불순물이 도핑된 1차 도프트 비정질실리콘막(204)을 형성한다. 실리콘 소스는 실란(SiH4) 가스를 공급할 수 있고, 불순물 소스는 n형 불순물 또는 p형 불순물을 공급할 수 있다. 여기서 n형 불순물은 포스핀(PH3) 가스를 공급할 수 있고, p형 불순물은 붕소(B) 가스를 공급할 수 있다. 본 발명의 실시예에서는 바람직한 공정예로 n형 불순물을 공급하는 것을 예로 들어 설명하기로 한다. 이러한 1차 도프트 비정질실리콘막(204)은 450-560℃의 증착 온도에서 화학기상증착(CVD) 장치의 압력을 수mm 내지 수 Torr의 낮은 압력으로 유지한 상태에서 형성하는 것이 바람직하다.
다음에 소정 두께의 1차 도프트 비정질실리콘막(204)이 형성되면, 도 4에 도시한 바와 같이, 저압화학기상증착(LPCVD) 장치 내에 n형 불순물 소스, 예를 들어 포스핀(PH3) 가스는 공급하지 않고, 실리콘 소스, 예컨대 실란(SiH4) 가스만을 공급한다. 그러면 1차 도프트 비정질실리콘막(204) 위에 1차 언도프트 비정질실리콘막(206)이 형성된다.
다음에 도 5에 도시한 바와 같이, 저압화학기상증착(LPCVD) 장치 내에 실리콘 소스는 계속 공급되고 있는 상태에서 포스핀(PH3) 가스를 공급하여 1차 언도프트 비정질실리콘막(206) 위에 2차 도프트 비정질실리콘막(208)을 형성한다.
다음에 도 6에 도시한 바와 같이, 포스핀(PH3) 가스는 공급하지 않고, 실리콘 소스, 예컨대 실란(SiH4) 가스만을 공급하여 2차 도프트 비정질실리콘막(208) 위에 2차 언도프트 비정질실리콘막(210)을 형성한다. 계속해서 2차 언도프트 비정질실리콘막(210)이 소정 두께만큼 증착되면, 포스핀(PH3) 가스를 공급하여 3차 도프트 비정질실리콘막(212)을 형성한다. 그러면, 도프트 비정질실리콘막(204, 208, 212) 및 언도프트 비정질실리콘막(206, 210)이 교번하여 증착된 적층 구조로 이루어진 스택 구조의 비정질실리콘막(214)이 형성된다. 이때, 스택 구조의 비정질실리콘막(214)의 표면은 도프트 비정질실리콘막(212)이 배치되면서 친수성 성질을 띤다. 이러한 도프트 비정질실리콘막(204, 208, 212) 및 언도프트 비정질실리콘막(206, 210)을 형성하는 공정 과정은 인-시츄(in-situ) 공정으로 수행하는 것이 바람직하다.
도 7을 참조하면, 반도체 기판(200) 상에 도프트 비정질실리콘막(204, 208, 212) 내에 이온주입된 불순물을 활성화시키기 위해 어닐링 공정을 수행하여 게이트 도전막(216)을 형성한다. 어닐링 공정은 850-950℃의 온도에서 수십 초간 진행하는 급속열처리(RTA; Rapid thermal anneal) 방식을 이용하여 수행할 수 있다. 이러한 어닐링 공정에 의해 스택 구조의 비정질실리콘막(214)의 상(phase)은 비정질(amorphous)에서 결정질(crystallization)의 폴리실리콘막으로 변화한다.
스택 구조의 비정질실리콘막(214)을 결정화하는 과정에서 스택 구조의 비정질실리콘막(214) 내의 결정 방향성은 종래의 경우, 도 9a에 도시한 바와 같이 화살표가 나타낸 불규칙한 방향으로 결정립계가 형성되는 것과 비교하여 본 발명의 실시예에서 구현한 스택 구조의 비정질실리콘막(214)은 도 9b에 도시한 바와 같이, 규칙적인 방향으로 결정립계가 형성되는 것을 확인할 수 있다. 이러한 규칙적인 방향으로 결정립계가 형성됨에 따라 종래의 경우, 불규칙한 결정립계에 의해 도 10a에 도시한 바와 같이, 핀 홀(300)과 같은 결함이 발생하는 반면, 본 발명에 따른 듀얼 폴리게이트는 이와 같은 결함이 발생하지 않는 것을 도 10b를 통해 확인할 수 있다. 또한, 결정 성장의 방향성을 수직 방향으로 성장됨에 따라 이후 게이트 스택을 형성하기 위한 식각 공정에서 게이트 도전막(216)의 프로파일(profile)을 개선할 수 있다.
아울러 어닐링 공정을 진행하는 과정에서 도프트 비정질실리콘막 내에 주입된 불순물이 확산되면서 도 11에 도시한 바와 같이, 스택 구조의 비정질실리콘막(214) 내의 n형 불순물, 예를 들어 포스포러스(P) 이온의 분포를 스택 구조의 비정질실리콘막(214) 전 영역에서 일정하게 유지할 수 있다. 이때, 스택 구조의 비정질 실리콘막(214) 최상단부에 언도프트 막이 배치되는 경우에는, 비정질실리콘막(214)의 표면은 소수성의 성질을 띠며, 이후 반도체 소자 제조공정에서 진행하는 열 공정에서 불순물이 막 표면에서 아웃 개싱(outgassing)되는 것을 최소화할 수 있다. 이러한 스택 구조의 비정질실리콘막(214)의 표면은 경우에 따라 도프트 실리콘막 또는 언도프트 실리콘막으로 조절할 수 있다.
다음에 도 8을 참조하면, 게이트 도전막(216) 위에 하드마스크막(218)을 형성한다.
본 발명에 따른 반도체 소자의 듀얼 폴리게이트는, 실리콘 소스 및 불순물 소스를 일정한 비율로 계속 공급(flow) 시키는 방식이 아니라 실리콘 소스는 계속 공급하는 상태에서 불순물 소스는 일정 구간 공급과 차단을 반복하는 방식을 이용한다. 이러한 방식에 따라 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 교번 증착하여 이중층 이상이 적층된 스택 구조의 비정질실리콘막이 형성된다. 이러한 스택 구조의 비정질실리콘막은 막 표면의 성질을 친수성 또는 소수성으로 조절할 수 있다. 또한, 이후 열공정에서 그레인 형성시 수직 방향성을 부여하여 핀 홀이 발생하는 것을 억제할 수 있다. 아울러 게이트 도전막 내 불순물의 분포를 일정하게 유지하며, 아웃 개싱에 의한 불순물 손실(dopant loss)을 개선할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 듀얼 폴리게이트 및 그 형성방법에 의하면, 듀얼 폴리게이트 상에 핀 홀이 형성되는 것을 억제할 수 있다. 열공정에서 불순물이 막 표면에서 유출되는 것을 최소화할 수 있다. 또한, 듀얼 폴리게이트 상에 주입되는 불순물의 농도를 균일하게 유지할 수 있다.
Claims (8)
- 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 반도체 기판 상에 실리콘 소스를 공급하면서 불순물 소스를 함께 공급하여 상기 게이트 절연막 위에 도프트 비정질실리콘막을 형성하는 제1 단계;상기 반도체 기판 상에 실리콘 소스만을 공급하여 상기 도프트 비정질실리콘막 위에 언도프트 비정질실리콘막을 형성하는 제2 단계;상기 제1 단계 및 제2 단계를 반복하여 상기 도프트 비정질실리콘막 및 언도프트 비정질실리콘막이 교번하여 증착되면서 이중층 이상이 적층된 스택 구조의 비정질실리콘막을 형성하는 단계; 및상기 반도체 기판 상에 열처리를 수행하여 상기 비정질실리콘을 결정화시키켜, 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리 게이트 형성방법.
- 삭제
- 제1항에 있어서,상기 실리콘 소스는 실란(SiH4) 가스를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
- 제1항에 있어서,상기 불순물 소스는, 포스핀(PH3) 가스 또는 붕소(B) 가스를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
- 제1항에 있어서,상기 도프트 비정질실리콘막 및 언도프트 비정질실리콘막을 형성하는 단계는 인-시츄(in-situ) 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
- 제1항에 있어서,상기 비정질실리콘막을 형성하는 단계는, 450-560℃의 공정온도에서 진행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
- 제1항에 있어서,상기 비정질실리콘막을 결정화시키는 단계는 850-950℃의 온도에서 급속열처리(RTA) 공정을 수행하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
- 삭제
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