JP3357456B2 - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体製造工程で行わ
れる成膜技術に関し、特に、半導体基板上に堆積する薄
膜のストレス低減に適用して有効な技術に関するもので
ある。
れる成膜技術に関し、特に、半導体基板上に堆積する薄
膜のストレス低減に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】半導体集積回路装置の製造工程では、シ
リコン基板上の電極配線材料として多結晶シリコン膜が
広く使用されている。
リコン基板上の電極配線材料として多結晶シリコン膜が
広く使用されている。
【０００３】多結晶シリコン膜を半導体基板上に堆積す
るには、モノシラン（ＳｉＨ4)やジシラン（Ｓｉ2 Ｈ6)
などの反応ガスを用いたＣＶＤ法が利用されている。こ
のＣＶＤ法によって半導体基板上に堆積された直後の多
結晶シリコン膜は、通常、アモルファス状態になってお
り、その後、熱処理を施すことによって多結晶化され
る。
るには、モノシラン（ＳｉＨ4)やジシラン（Ｓｉ2 Ｈ6)
などの反応ガスを用いたＣＶＤ法が利用されている。こ
のＣＶＤ法によって半導体基板上に堆積された直後の多
結晶シリコン膜は、通常、アモルファス状態になってお
り、その後、熱処理を施すことによって多結晶化され
る。
【０００４】
【発明が解決しようとする課題】上記多結晶シリコン膜
のように、成膜後の熱処理によって結晶化する薄膜は、
堆積時の膜厚が厚い程、結晶化時のグレインサイズが大
きくなる。
のように、成膜後の熱処理によって結晶化する薄膜は、
堆積時の膜厚が厚い程、結晶化時のグレインサイズが大
きくなる。
【０００５】ところが、膜のグレインサイズが大きくな
ると、それに比例して結晶化時の膜ストレスが大きくな
るため、膜ハガレが生じたり、膜中にヒロックやクラッ
クなどが発生したりする。また、膜ストレスが大きくな
ると下地へのダメージも大きくなり、例えばＭＩＳＦＥ
Ｔのゲート電極の膜ストレスが大きくなると、下地のゲ
ート酸化膜の欠陥密度が増大してしまう。
ると、それに比例して結晶化時の膜ストレスが大きくな
るため、膜ハガレが生じたり、膜中にヒロックやクラッ
クなどが発生したりする。また、膜ストレスが大きくな
ると下地へのダメージも大きくなり、例えばＭＩＳＦＥ
Ｔのゲート電極の膜ストレスが大きくなると、下地のゲ
ート酸化膜の欠陥密度が増大してしまう。
【０００６】このような問題は、多結晶シリコン膜のみ
に生じるものではなく、成膜後の熱処理によって結晶化
する各種の薄膜、例えば高融点金属シリサイド膜などに
おいても同様に生じる。
に生じるものではなく、成膜後の熱処理によって結晶化
する各種の薄膜、例えば高融点金属シリサイド膜などに
おいても同様に生じる。
【０００７】本発明の目的は、基板上に堆積した薄膜が
結晶化する際のストレスを低減することのできる技術を
提供することにある。
結晶化する際のストレスを低減することのできる技術を
提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】本発明の成膜方法は、多結晶シリコン膜や
シリサイド膜のように成膜後の熱処理によって結晶化す
る膜を堆積する際、所望の膜厚を一度に堆積するのでは
なく、膜の堆積と熱処理とを交互に複数回繰り返しなが
ら所望の膜厚を得るようにするものである。
シリサイド膜のように成膜後の熱処理によって結晶化す
る膜を堆積する際、所望の膜厚を一度に堆積するのでは
なく、膜の堆積と熱処理とを交互に複数回繰り返しなが
ら所望の膜厚を得るようにするものである。
【００１１】
【作用】上記した手段によれば、所望の膜厚を一度に堆
積する場合に比べて結晶のグレインサイズが小さくなる
ので、結晶化時の膜ストレスを低減することができる。
積する場合に比べて結晶のグレインサイズが小さくなる
ので、結晶化時の膜ストレスを低減することができる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１３】（実施例１）本実施例は、半導体基板上に
多結晶シリコン膜を堆積し、これをパターニングしてＭ
ＩＳＦＥＴのゲート電極を形成する工程に適用したもの
である。
多結晶シリコン膜を堆積し、これをパターニングしてＭ
ＩＳＦＥＴのゲート電極を形成する工程に適用したもの
である。
【００１４】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１の主面にフィールド
絶縁膜２およびゲート絶縁膜３を形成した後、モノシラ
ンまたはジシランを反応ガスに用いたＣＶＤ法により、
全面にゲート電極材料である多結晶シリコン膜４を堆積
する。
結晶シリコンからなる半導体基板１の主面にフィールド
絶縁膜２およびゲート絶縁膜３を形成した後、モノシラ
ンまたはジシランを反応ガスに用いたＣＶＤ法により、
全面にゲート電極材料である多結晶シリコン膜４を堆積
する。
【００１５】このとき、本実施例では、所望する膜厚を
一度に堆積し、その後熱処理を行うのではなく、まず、
多結晶シリコン膜（４ａ）を薄く堆積した後、熱処理を
行い、さらに多結晶シリコン膜（４ｂ）を薄く堆積した
後、熱処理を行うというように、多結晶シリコン膜４の
堆積を複数回に分け、薄い多結晶シリコン膜（４ａ〜４
ｄ）を堆積するごとに熱処理を行う。すなわち、所望す
る多結晶シリコン膜４の膜厚が例えば１５０〜１６０nm
である場合は、膜の堆積を４０〜５０nmずつ３〜４回に
分けて行い、各回ごとに熱処理を行うようにする。
一度に堆積し、その後熱処理を行うのではなく、まず、
多結晶シリコン膜（４ａ）を薄く堆積した後、熱処理を
行い、さらに多結晶シリコン膜（４ｂ）を薄く堆積した
後、熱処理を行うというように、多結晶シリコン膜４の
堆積を複数回に分け、薄い多結晶シリコン膜（４ａ〜４
ｄ）を堆積するごとに熱処理を行う。すなわち、所望す
る多結晶シリコン膜４の膜厚が例えば１５０〜１６０nm
である場合は、膜の堆積を４０〜５０nmずつ３〜４回に
分けて行い、各回ごとに熱処理を行うようにする。
【００１６】その後、図２に示すように、フォトレジス
ト５をマスクにして上記多結晶シリコン膜４をエッチン
グすることにより、ゲート電極６を形成する。
ト５をマスクにして上記多結晶シリコン膜４をエッチン
グすることにより、ゲート電極６を形成する。
【００１７】図３は、不純物をドープした多結晶シリコ
ン膜（ドープトポリシリコン）の膜厚と膜ストレス変化
量との関係を示すグラフである。
ン膜（ドープトポリシリコン）の膜厚と膜ストレス変化
量との関係を示すグラフである。
【００１８】図示のように、多結晶シリコン膜の膜スト
レスは、その膜厚が約５０nm以下になると著しく低下す
ることが判る。このことから、多結晶シリコン膜を堆積
する場合は、１回の堆積工程の膜厚を４０〜５０nm以下
にすることが望ましい。
レスは、その膜厚が約５０nm以下になると著しく低下す
ることが判る。このことから、多結晶シリコン膜を堆積
する場合は、１回の堆積工程の膜厚を４０〜５０nm以下
にすることが望ましい。
【００１９】（実施例２）本実施例は、ＭＩＳＦＥＴの
ゲート電極を多結晶シリコン膜とタングステンシリサイ
ド膜の積層膜（ポリサイド膜）で構成する場合である。
ゲート電極を多結晶シリコン膜とタングステンシリサイ
ド膜の積層膜（ポリサイド膜）で構成する場合である。
【００２０】まず、図４に示すように、フィールド絶縁
膜２およびゲート絶縁膜３を形成し、ＣＶＤ法により多
結晶シリコン膜４を堆積し、次いでこの多結晶シリコン
膜４の上にタングステンシリサイド膜７を堆積する。そ
の後、図５に示すように、フォトレジスト８をマスクに
してタングステンシリサイド膜７および多結晶シリコン
膜４を順次エッチングすることにより、ポリサイド構造
のゲート電極９を形成する。
膜２およびゲート絶縁膜３を形成し、ＣＶＤ法により多
結晶シリコン膜４を堆積し、次いでこの多結晶シリコン
膜４の上にタングステンシリサイド膜７を堆積する。そ
の後、図５に示すように、フォトレジスト８をマスクに
してタングステンシリサイド膜７および多結晶シリコン
膜４を順次エッチングすることにより、ポリサイド構造
のゲート電極９を形成する。
【００２１】この場合も、多結晶シリコン膜４およびタ
ングステンシリサイド膜７の堆積をそれぞれ複数回に分
けて行い、各回ごとに熱処理を行うようにすることで多
結晶シリコン膜４およびタングステンシリサイド膜７の
膜ストレスを低減することができる。
ングステンシリサイド膜７の堆積をそれぞれ複数回に分
けて行い、各回ごとに熱処理を行うようにすることで多
結晶シリコン膜４およびタングステンシリサイド膜７の
膜ストレスを低減することができる。
【００２２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２３】本発明は、多結晶シリコン膜やシリサイド
膜に限らず、成膜後の熱処理によって結晶化する各種の
膜を堆積する場合に広く適用することができる。
膜に限らず、成膜後の熱処理によって結晶化する各種の
膜を堆積する場合に広く適用することができる。
【００２４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２５】本発明の成膜方法およびそれを用いた半導
体集積回路装置の製造方法によれば、基板上に堆積した
薄膜が結晶化する際のストレスを低減することができる
ので、膜ハガレ、ヒロック、クラックなどの発生を防止
し、かつ下地へのダメージを低減することができ、これ
により、半導体集積回路装置の製造歩留り、信頼性を向
上させることができる。
体集積回路装置の製造方法によれば、基板上に堆積した
薄膜が結晶化する際のストレスを低減することができる
ので、膜ハガレ、ヒロック、クラックなどの発生を防止
し、かつ下地へのダメージを低減することができ、これ
により、半導体集積回路装置の製造歩留り、信頼性を向
上させることができる。
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図３】多結晶シリコン膜の膜厚と膜ストレス変化量と
の関係を示すグラフである。
の関係を示すグラフである。
【図４】本発明の他の実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の他の実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ 多結晶シリコン膜 ４ａ〜４ｄ 多結晶シリコン膜 ５ フォトレジスト ６ ゲート電極 ７ タングステンシリサイド膜 ８ フォトレジスト ９ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ３０１Ｇ (72)発明者 鈴木 範夫 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (56)参考文献 特開 平４−150017（ＪＰ，Ａ) 特開 平７−283411（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/205 C23C 16/44 H01L 21/3205
Claims (7)
- 【請求項１】 半導体基板の主面上にゲート絶縁膜を形
成する第１工程と、薄膜の堆積と熱処理とを交互に複数回繰り返し、前記ゲ
ート絶縁膜上に複数の結晶化された 薄膜からなる積層膜
を形成する第２工程と、 前記積層膜をパターニングしてゲート電極を形成する第
３工程とを有し、 前記第２工程において、前記複数の薄膜のうち、少なく
とも前記ゲート絶縁膜の直上に形成する薄膜の膜厚を５
０ｎｍ以下とすることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項２】 前記第２工程において、前記複数の薄膜
は、複数の多結晶シリコン膜であることを特徴とする請
求項１記載の半導体集積回路装置の製造方法。 - 【請求項３】 前記第２工程において、前記複数の薄膜
は、複数の多結晶シリコン膜とそれらの上部に堆積した
複数のシリサイド膜であることを特徴とする請求項１記
載の半導体集積回路装置の製造方法。 - 【請求項４】 半導体基板と、前記半導体基板の主面上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成されたゲート電極とを有し、 前記ゲート電極は、堆積後に熱処理によって結晶化させ
た薄膜を複数積層してなる積層膜によって構成され、 前記複数の薄膜のうち、少なくとも前記ゲート絶縁膜の
直上に形成された薄膜の膜厚は、５０ｎｍ以下であるこ
とを特徴とする半導体集積回路装置。 - 【請求項５】 前記複数の薄膜は、複数の多結晶シリコ
ン膜であることを特徴とする請求項４記載の半導体集積
回路装置。 - 【請求項６】 前記複数の薄膜は、複数の多結晶シリコ
ン膜とそれらの上部に堆積した複数のシリサイド膜であ
ることを特徴とする請求項４記載の半導体集積回路装
置。 - 【請求項７】 前記複数の薄膜の膜厚は、いずれも５０
ｎｍ以下であることを特徴とする請求項４、５または６
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09826894A JP3357456B2 (ja) | 1994-05-12 | 1994-05-12 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09826894A JP3357456B2 (ja) | 1994-05-12 | 1994-05-12 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07307308A JPH07307308A (ja) | 1995-11-21 |
| JP3357456B2 true JP3357456B2 (ja) | 2002-12-16 |
Family
ID=14215201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09826894A Expired - Fee Related JP3357456B2 (ja) | 1994-05-12 | 1994-05-12 | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3357456B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005160B2 (en) * | 2003-04-24 | 2006-02-28 | Asm America, Inc. | Methods for depositing polycrystalline films with engineered grain structures |
| CN109987568A (zh) * | 2017-12-29 | 2019-07-09 | 中芯国际集成电路制造(上海)有限公司 | 薄膜结构的形成方法、声电换能器件及其形成方法 |
-
1994
- 1994-05-12 JP JP09826894A patent/JP3357456B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07307308A (ja) | 1995-11-21 |
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