JPH07153761A - 半導体素子の配線製造方法 - Google Patents

半導体素子の配線製造方法

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JPH07153761A
JPH07153761A JP6093432A JP9343294A JPH07153761A JP H07153761 A JPH07153761 A JP H07153761A JP 6093432 A JP6093432 A JP 6093432A JP 9343294 A JP9343294 A JP 9343294A JP H07153761 A JPH07153761 A JP H07153761A
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Abstract

(57)【要約】 （修正有） 【目的】配線の抵抗を減少させ、メモリセルにデータ伝
達を素早く行うことのできる半導体素子の配線製造方
法。 【構成】 LPCVD方法により順次にリンがドープされるア
モルファスシリコン薄膜３を所定の厚みで蒸着する段階
と、シリコン薄膜３を熱処理しグレーンサイズが増加し
た第１ポリシリコン薄膜３ａを形成する段階と、グレー
ンサイズが増加した第１ポリシリコン薄膜３ａをエッチ
バックし厚みが薄い第２ポリシリコン薄膜３ｂを形成す
る段階と、第２ポリシリコン薄膜３ｂとタングステンシ
リサイド薄膜４の階面からシリコン層５が形成されるよ
うに第２ポリシリコン薄膜３ｂ上部にタングステンシリ
サイド薄膜４を蒸着したのち、熱処理工程を施す段階
と、タングステンシリサイド薄膜４および第２ポリシリ
コン薄膜３ｂからなされたポリサイド６をマスク工程に
よりパターン化する段階とを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高集積半導体素子のワー
ドラインまたはビットラインのような配線を製造する方
法に関するもので、特に配線の電気抵抗を大幅に低減
し、メモリセルにデータを書込みしたり、メモリセルか
らデータを読出しする時、メモリセルにデータ伝達を素
早く行うことのできる半導体素子の配線製造方法に関す
るものである。
【０００２】
【従来の技術】一般的に、半導体素子の配線は比抵抗が
低いポリサイドを用いる。ポリサイドを形成するために
配線を形成しようとする領域の基板上部にポリシリコン
薄膜を形成したのち、ポリシリコン薄膜に不純物を注入
する。その後、W-Six 構造を有するタングステンシリサ
イド薄膜を前記ポリシリコン薄膜上部に形成する。
【０００３】
【発明が解決する課題】しかしながら、前記ポリシリコ
ン薄膜の厚みは半導体素子の集積度の増加により減少し
なければならない。特に64M DRAM以上の半導体素子では
前記ポリシリコン薄膜の厚みが 500Å以下で形成されな
ければならない。しかし、前記のポリシリコン薄膜の厚
みが1000Å以下である場合、その比抵抗が急激に増加さ
れる。結局、ポリシリコン薄膜の厚みは減少させること
ができるが、それによる電気抵抗は減少させることがで
きない。
【０００４】一方、ポリシリコンの電気抵抗を決定する
重要因子は不純物の濃度、薄膜の厚みおよびグレーンサ
イズ(grain size)である。不純物の濃度がほとんど飽和
状態で一定すると仮定した時、ポリシリコン薄膜の厚み
とグレーンサイズにより電気抵抗が決定される。前記ポ
リシリコン薄膜の厚みとグレーンサイズは互いに密接な
関係がある。薄膜の厚みが厚ければ厚いほどグレーンサ
イズは大きくなり、薄膜の厚みが薄ければ薄いほどグレ
ーンサイズも小さくなる。さらに、グレーンサイズが小
さければ相対的にバルク(bulk)内でグレーン領域が占め
る密度が高くなりグレーン領域でキャリア(carrier) の
トラッピング(trapping)現象が深刻化し、ポリシリコン
薄膜の比抵抗が急激に増加する結果をもたらす。
【０００５】したがって、本発明は、配線の抵抗を減少
させ、メモリセルにデータを書込みしたり、メモリセル
からデータを読出しする時、メモリセルにデータ伝達を
素早く行うことのできる半導体素子の配線製造方法を提
供することに目的がある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るための本発明の半導体素子の配線製造方法は、半導体
素子のワードラインまたはビットラインが形成される基
板上に LPCVD方法により順次にリンがドープされるアモ
ルファスシリコン（in-situ phosphorus dopedamorphou
s silicon) 薄膜３を所定の厚みで蒸着する段階と、前
記シリコン薄膜３を熱処理しグレーンサイズが増加した
第１ポリシリコン薄膜３ａを形成する段階と、前記グレ
ーンサイズが増加した第１ポリシリコン薄膜３ａをエッ
チバックし厚みが薄い第２ポリシリコン薄膜３ｂを形成
する段階と、前記第２ポリシリコン薄膜３ｂとタングス
テンシリサイド薄膜４の階面からシリコン層５が形成さ
れるように前記第２ポリシリコン薄膜３ｂ上部にタング
ステンシリサイド薄膜４を蒸着したのち、熱処理工程を
施す段階と、前記タングステンシリサイド薄膜４および
第２ポリシリコン薄膜３ｂからなされたポリサイド６を
マスク工程によりパターン化する段階とを有することを
特徴とする。
【０００７】本発明の他の目的はポリシリコン薄膜とタ
ングステンシリサイド薄膜から成ったポリサイドからポ
リシリコン薄膜を１０００Å以下に形成することにあ
る。
【０００８】このような目的を達成するための本発明
は、半導体素子のワードラインまたはビットラインが形
成される基板上に LPCVD方法によって順次にリンがドー
プされるアモルファスシリコン薄膜３を蒸着する段階
と、前記シリコン薄膜３を不活性気体雰囲気下で熱処理
し、グレーンサイズが増加したポリシリコン薄膜３ａを
形成する段階と、前記ポリシリコン薄膜３ａとタングス
テンシリサイド薄膜４との階面からシリコン層５が形成
されるように前記ポリシリコン薄膜３ａ上部にタングス
テンシリサイド薄膜４を蒸着したのち、熱処理工程を施
す段階と、前記タングステンシリサイド薄膜４およびポ
リシリコン薄膜３ａから成されたポリサイド６をマスク
工程によってパターン化する段階とを有することを特徴
とする。
【０００９】
【作用】ポリシリコン薄膜３を一旦、厚く形成すること
によりグレーンサイズを増加させた第１ポリシリコン薄
膜３ａを形成し、その後、該第１ポリシリコン薄膜３ａ
をエッチバックすることにより所定の厚さの第２ポリシ
リコン薄膜３ｂを形成する。従って、薄い第２ポリシリ
コン薄膜３ｂを形成するにもかかわらず、グレーンサイ
ズを増加させることができる。
【００１０】また、タングステンシリサイド薄膜４を形
成後、これに熱処理工程を加えて、タングステンシリサ
イド薄膜４内部のシリコン成分をポリシリコン薄膜３と
タングステンシリサイド薄膜４の階面部に移動させる。
このため、該階面部にシリコン層５を形成することがで
き、ポリシリコン薄膜とタングステンシリサイド薄膜と
の粘着特性を向上させる。
【００１１】さらに、シリコン層５が階面部に形成され
る分、タングステンシリサイド薄膜４内部のシリコン成
分が減少し、配線の全体的な抵抗を減少させる。
【００１２】
【実施例】以下、本発明の実施例を添付の図面を参照
し、詳細に説明することにする。
【００１３】図１Ａないし図１Ｅは本発明の第１実施例
により半導体素子の配線を製造する段階を示す断面図で
ある。
【００１４】図１Ａはシリコン基板１上に熱酸化膜２を
予定された厚みで形成させたのち、Si2H6ガス、SiH4ガ
スまたは PH3ガスを用いて４５０〜５００℃の温度範囲
で LPCVD方法を用いて順次にリンがドープされるアモル
ファスシリコン薄膜３を前記の熱酸化膜２上部に蒸着し
た状態を示す。
【００１５】前記のシリコン薄膜３は予定された厚みよ
り厚い０．４〜０．７μｍ程度に形成される。
【００１６】図１Ｂは前記の、順次にリンがドープされ
るアモルファスシリコン薄膜３を約８００℃以上の温
度、例えば８００℃〜１０００℃の温度範囲で熱処理す
ることにより、グレーンサイズが増加し、第１ポリシリ
コン薄膜３ａが形成された状態を示す。グレーンサイズ
が増加されるため第１ポリシリコン薄膜３ａの比抵抗が
減少される。
【００１７】図１Ｃは前記グレーンサイズが増加した第
１ポリシリコン薄膜３ａを望む厚みでエッチバックし、
約３００〜１０００Å程度の第２ポリシリコン薄膜３Ｂ
を形成したのち、エッチバック工程の時、発生した不純
物を撤去し、その上部にW-Six 構造を有するタングステ
ンシリサイド薄膜４を蒸着した状態を示す。
【００１８】前記の第２ポリシリコン薄膜３ｂの厚みは
前記の第１ポリシリコン薄膜３ａの厚みより減少する
が、前記の第２ポリシリコン薄膜３ｂのグレーンサイズ
は前記第１ポリシリコン薄膜３ａと同一であるため比抵
抗の増加はない。
【００１９】理解を促すために、図３に示されたグラフ
を参照してポリシリコン薄膜の厚みの変化による薄膜の
比抵抗変化を説明すれば、次の通りである。
【００２０】符号Ａは従来のポリシリコン薄膜の厚みの
変化による比抵抗の測定値であり、符号Ｂは本発明によ
るポリシリコン薄膜を３０００Å形成ののち、熱処理を
経てエッチバックしながらその厚みによる比抵抗を測定
した値である。図３に示されているように、本発明によ
るポリシリコン薄膜は１０００Å以下でも比抵抗が１０
００μΩ-cm 程度で、低いことが分かる。
【００２１】図１Ｄは前記図１Ｃの構造下で８００〜１
０００℃の温度で熱処理工程を施して前記のタングステ
ンシリサイド薄膜４の内部に多数存在するシリコン成分
がグレーンサイズの増加した前記第２ポリシリコン薄膜
３ｂとタングステンシリサイド薄膜４の階面に移動し、
その階面にシリコン層５が形成された状態を示す。
【００２２】前記の第２ポリシリコン薄膜３ｂとタング
ステンシリサイド薄膜４の階面にシリコン層５が形成さ
れることにより、前記第２ポリシリコン薄膜３ｂとタン
グステンシリサイド薄膜４との粘着特性が向上する。ま
た、タングステンシリサイド薄膜４内部のシリコン成分
が階面に移動することにより、タングステンシリサイド
薄膜４内部は全体的にシリコン成分が減少する結果が引
き起こされ、タングステンシリサイド薄膜４の比抵抗が
減少する。
【００２３】図１Ｅは半導体素子のワードラインまたは
ビットラインを形成するためのタングステンシリサイド
薄膜４および第２ポリシリコン薄膜３ｂから成されたポ
リサイド６をマスク工程によってパターン化した状態を
示す。
【００２４】次に、本発明の第２実施例を図２を用いて
説明する。図２Ａないし図２Ｅは第２実施例により半導
体素子の配線を製造する段階を示す説明図である。
【００２５】図２Ａはシリコン基板１上に熱酸化膜２を
予定された厚みで成長させたのち、その上部に Si2H6ガ
スまたは PH3ガスを用いて４５０〜５５０℃の低温範囲
で LPCVD方法を用いて順次にリンがドープされるアモル
ファスシリコン薄膜３を前記の熱酸化膜２上部に蒸着し
た状態を示す。
【００２６】図２Ｂは前記順次にリンがドープされるア
モルファスシリコン薄膜３を約６００℃の低温でN2また
はArのような不活性気体雰囲気下で長時間、例えば５〜
１０時間程度の熱処理工程を施すことにより、グレーン
サイズが増加したポリシリコン薄膜３ａを形成した状態
を示す。グレーンサイズを増加させることにより、ポリ
シリコン薄膜３ａの比抵抗を減少させることができる。
【００２７】図２Ｃは低温で長時間の熱処理で固状成長
させた前記ポリシリコン薄膜３ａ形成の時発生した不純
物を除去したのち、その上部に W-Six構造を有するタン
グステンシリサイド薄膜４を形成した状態を示す。
【００２８】図２Ｄは前記図１Ｃの状態下で８００〜１
０００℃の温度で熱処理工程を施して前記タングステン
シリサイド薄膜４内部に多数存在するシリコン成分がグ
レーンサイズが増加した前記ポリシリコン薄膜３ａとタ
ングステンシリサイド薄膜４の階面に移動してシリコン
層５が形成された状態を示す。
【００２９】前記ポリシリコン薄膜３ａとタングステン
シリサイド薄膜４の階面にシリコン層５が形成されるこ
とにより、ポリシリコン薄膜３ａとタングステンシリサ
イド薄膜４との粘着特性を向上させ、また、タングステ
ンシリサイド薄膜４の内部のシリコン成分が界面から析
出することにより、タングステンシリサイド薄膜４内部
は全体的にシリコン成分が減少する結果となりタングス
テンシリサイド薄膜４の比抵抗が減少する。
【００３０】図２Ｅは半導体素子のワードラインまたは
ビットラインを形成するためにタングステンシリサイド
薄膜４およびポリシリコン薄膜３ａから成されたポリサ
イド６をマスク工程によりパターン化した状態を示す。
【００３１】
【効果】上記のように本発明によれば、ポリシリコン薄
膜のグレーンサイズを増加させ比抵抗を減少させること
ができる。また、タングステンシリサイド薄膜内部のシ
リコン成分をポリシリコン薄膜とタングステンシリサイ
ド薄膜の階面部に移動するようにし、ポリシリコン薄膜
とタングステンシリサイド薄膜との粘着特性を向上さ
せ、タングステンシリサイド薄膜が浮上がることを防止
することができる。さらにタングステンシリサイド薄膜
内部のシリコン成分もやはり減少するため、配線の全体
的な抵抗を減少させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による、半導体素子の配線
を製造する段階を示す断面図である。
【図２】本発明の第２実施例による、半導体素子の配線
を製造する段階を示す断面図である。
【図３】ポリシリコン薄膜の厚みを変化させて比抵抗を
測定したグラフ図である。
【符号の説明】
１…シリコン基板 ２…熱酸化膜 ３…順次にリンがドープされるアモルファスシリコン薄
膜 ３ａ…第１ポリシリコン薄膜 ３ｂ…第２ポ
リシリコン薄膜 ４…タングステンシリサイド薄膜 ５…シリコン
層 ６…ポリサイド（ワードラインまたはビットライン）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｚ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子の製造方法において、 半導体素子のワードラインまたはビットラインが形成さ
    れる基板上に LPCVD方法により順次にリンがドープされ
    るアモルファスシリコン薄膜３を所定の厚みで蒸着する
    段階と、 前記シリコン薄膜３を熱処理しグレーンサイズが増加し
    た第１ポリシリコン薄膜３ａを形成する段階と、 前記グレーンサイズが増加した第１ポリシリコン薄膜３
    ａをエッチバックし厚みが薄い第２ポリシリコン薄膜３
    ｂを形成する段階と、 前記第２ポリシリコン薄膜３ｂとタングステンシリサイ
    ド薄膜４の階面からシリコン層５が形成されるように前
    記第２ポリシリコン薄膜３ｂ上部にタングステンシリサ
    イド薄膜４を蒸着したのち、熱処理工程を施す段階と、 前記タングステンシリサイド薄膜４および第２ポリシリ
    コン薄膜３ｂからなされたポリサイド６をマスク工程に
    よりパターン化する段階とを有することを特徴とする半
    導体素子の配線製造方法。
  2. 【請求項２】 第１請求項において、 前記シリコン薄膜３の厚みは０．４〜０．７μｍであ
    り、前記エッチバック工程からエッチングされた薄い第
    ２ポリシリコン薄膜３ｂの厚みは３００〜１０００Åで
    あることを特徴とする半導体素子の配線製造方法。
  3. 【請求項３】 第１請求項において、 前記シリコン薄膜３は Si2H6ガス、SiH4ガスまたは PH3
    ガスを用いて４５０〜５５０℃の温度範囲で LPCVD方法
    によって蒸着することを特徴とする半導体素子の配線製
    造方法。
  4. 【請求項４】 第１請求項において、 グレーンサイズを増加させるために前記のシリコン薄膜
    ３は８００〜１０００℃の温度範囲で熱処理されること
    を特徴とする半導体素子の配線製造方法。
  5. 【請求項５】 半導体素子の配線製造方法において、 半導体素子のワードラインまたはビットラインが形成さ
    れる基板上に LPCVD方法によって順次にリンがドープさ
    れるアモルファスシリコン薄膜３を蒸着する段階と、 前記シリコン薄膜３を不活性気体雰囲気下で熱処理し、
    グレーンサイズが増加したポリシリコン薄膜３ａを形成
    する段階と、 前記ポリシリコン薄膜３ａとタングステンシリサイド薄
    膜４との階面からシリコン層５が形成されるように前記
    ポリシリコン薄膜３ａ上部にタングステンシリサイド薄
    膜４を蒸着したのち、熱処理工程を施す段階と、 前記タングステンシリサイド薄膜４およびポリシリコン
    薄膜３ａから成されたポリサイド６をマスク工程によっ
    てパターン化する段階とを有することを特徴とする半導
    体素子の配線製造方法。
  6. 【請求項６】 第５請求項において、 前記順次にリンがドープされるアモルファスシリコン薄
    膜３は、 Si2H6ガスまたは PH3ガスを用いて４５０〜５
    ５０℃の温度範囲で LPCVD方法によって蒸着したことを
    特徴とする半導体素子の配線製造方法。
  7. 【請求項７】 第５請求項において、 グレーンサイズを増加させるために前記順次にリンがド
    ープされるアモルファスシリコン薄膜３は約６００℃の
    温度範囲下で５〜１０時間程度の熱処理工程を施すこと
    を特徴とする半導体素子の配線製造方法。
  8. 【請求項８】 第５請求項において、 前記のポリシリコン薄膜３ａとタングステンシリサイド
    薄膜との階面でシリコン層５が形成できるようにするた
    めに８００〜１０００℃の温度で熱処理工程を施すこと
    を特徴とする半導体素子の製造方法。
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