JP2847031B2 - 半導体素子の配線製造方法 - Google Patents

半導体素子の配線製造方法

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JP2847031B2 JP6093432A JP9343294A JP2847031B2 JP 2847031 B2 JP2847031 B2 JP 2847031B2 JP 6093432 A JP6093432 A JP 6093432A JP 9343294 A JP9343294 A JP 9343294A JP 2847031 B2 JP2847031 B2 JP 2847031B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高集積半導体素子のワー
ドラインまたはビットラインのような配線を製造する方
法に関するもので、特に配線の電気抵抗を大幅に低減
し、メモリセルにデータを書込みしたり、メモリセルか
らデータを読出しする時、メモリセルにデータ伝達を素
早く行うことのできる半導体素子の配線製造方法に関す
るものである。
【０００２】
【従来の技術】一般的に、半導体素子の配線は比抵抗が
低いポリサイドを用いる。ポリサイドを形成するために
配線を形成しようとする領域の基板上部にポリシリコン
薄膜を形成したのち、ポリシリコン薄膜に不純物を注入
する。その後、W-Six 構造を有するタングステンシリサ
イド薄膜を前記ポリシリコン薄膜上部に形成する。
【０００３】
【発明が解決する課題】しかしながら、前記ポリシリコ
ン薄膜の厚みは半導体素子の集積度の増加により減少し
なければならない。特に64M DRAM以上の半導体素子では
前記ポリシリコン薄膜の厚みが５００Å以下で形成され
なければならない。しかし、前記のポリシリコン薄膜の
厚みが１０００Å以下である場合、その比抵抗が急激に
増加される。結局、ポリシリコン薄膜の厚みは減少させ
ることができるが、それによる電気抵抗は減少させるこ
とができない。
【０００４】一方、ポリシリコンの電気抵抗を決定する
重要因子は不純物の濃度、薄膜の厚みおよびグレーンサ
イズ(grain size)である。不純物の濃度がほとんど飽和
状態で一定すると仮定した時、ポリシリコン薄膜の厚み
とグレーンサイズにより電気抵抗が決定される。前記ポ
リシリコン薄膜の厚みとグレーンサイズは互いに密接な
関係がある。薄膜の厚みが厚ければ厚いほどグレーンサ
イズは大きくなり、薄膜の厚みが薄ければ薄いほどグレ
ーンサイズも小さくなる。さらに、グレーンサイズが小
さければ相対的にバルク(bulk)内でグレーン領域が占め
る密度が高くなりグレーン領域でキャリア(carrier) の
トラッピング(trapping)現象が深刻化し、ポリシリコン
薄膜の比抵抗が急激に増加する結果をもたらす。
【０００５】したがって、本発明は、配線の抵抗を減少
させ、メモリセルにデータを書込みしたり、メモリセル
からデータを読出しする時、メモリセルにデータ伝達を
素早く行うことのできる半導体素子の配線製造方法を提
供することに目的がある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るための本発明の半導体素子の配線製造方法は、半導体
素子のワードラインまたはビットラインが形成される基
板上にＬＰＣＶＤ方法により成膜時にリンがドープされ
るアモルファスシリコン（in-situ phosphorusdoped am
orphous silicon) 薄膜３を所定の厚みで蒸着する段階
と、前記シリコン薄膜３を熱処理しグレーンサイズが増
加した第１ポリシリコン薄膜３ａを形成する段階と、前
記グレーンサイズが増加した第１ポリシリコン薄膜３ａ
をエッチバックし厚みが薄い第２ポリシリコン薄膜３ｂ
を形成する段階と、前記第２ポリ シリコン薄膜３ｂ上部
にタングステンシリサイド薄膜４を蒸着したのち、前記
第２ポリシリコン薄膜３ｂとタングステンシリサイド薄
膜４の界面にタングステンシリサイド薄膜４中のシリコ
ンが析出してシリコン層５が形成されるように熱処理工
程を施す段階と、前記タングステンシリサイド薄膜４お
よび第２ポリシリコン薄膜３ｂからなされたポリサイド
６をマスク工程によりパターン化する段階とを有するこ
とを特徴とする。
【０００７】本発明の他の目的はポリシリコン薄膜とタ
ングステンシリサイド薄膜から成ったポリサイドからポ
リシリコン薄膜を１０００Å以下に形成することにあ
る。
【０００８】このような目的を達成するための本発明
は、半導体素子のワードラインまたはビットラインが形
成される基板上にＬＰＣＶＤ方法によって成膜時にリン
がドープされるアモルファスシリコン薄膜３をSi 2 H 6 ガ
スとPH 3 ガスとを用いて４５０〜５５０℃の温度で蒸着
する段階と、前記シリコン薄膜３を６００℃の温度で不
活性気体雰囲気下で熱処理し、グレーンサイズが増加し
たポリシリコン薄膜３ａを形成する段階と、前記ポリシ
リコン薄膜３ａ上部にタングステンシリサイド薄膜４を
蒸着したのち、前記ポリシリコン薄膜３ａとタングステ
ンシリサイド薄膜４の界面にタングステンシリサイド薄
膜４中のシリコンが析出してシリコン層５が形成される
ように８００〜１０００℃の温度で熱処理工程を施す段
階と、前記タングステンシリサイド薄膜４およびポリシ
リコン薄膜３ａから成されたポリサイド６をマスク工程
によってパターン化する段階とを有することを特徴とす
る。
【０００９】
【作用】ポリシリコン薄膜３を一旦、厚く形成すること
によりグレーンサイズを増加させた第１ポリシリコン薄
膜３ａを形成し、その後、該第１ポリシリコン薄膜３ａ
をエッチバックすることにより所定の厚さの第２ポリシ
リコン薄膜３ｂを形成する。従って、薄い第２ポリシリ
コン薄膜３ｂを形成するにもかかわらず、グレーンサイ
ズを増加させることができる。
【００１０】また、タングステンシリサイド薄膜４を形
成後、これに熱処理工程を加えて、タングステンシリサ
イド薄膜４内部のシリコン成分をポリシリコン薄膜３と
タングステンシリサイド薄膜４の界面部に移動させる。
このため、該界面部にシリコン層５を形成することがで
き、ポリシリコン薄膜とタングステンシリサイド薄膜と
の粘着特性を向上させる。
【００１１】さらに、シリコン層５が界面部に形成され
る分、タングステンシリサイド薄膜４内部のシリコン成
分が減少し、配線の全体的な抵抗を減少させる。
【００１２】
【実施例】以下、本発明の実施例を添付の図面を参照
し、詳細に説明することにする。
【００１３】図１Ａないし図１Ｅは本発明の第１実施例
により半導体素子の配線を製造する段階を示す断面図で
ある。
【００１４】図１Ａはシリコン基板１上に熱酸化膜２を
予定された厚みで形成させたのち、Si 2 H 6 ガスまたはSiH
4 ガスとPH 3 ガスとを用いて４５０〜５００℃の温度範
囲でＬＰＣＶＤ方法を用いて成膜時にリンがドープされ
るアモルファスシリコン薄膜３を前記の熱酸化膜２上部
に蒸着した状態を示す。
【００１５】前記のシリコン薄膜３は予定された厚みよ
り厚い０．４〜０．７μｍ程度に形成される。
【００１６】図１Ｂは前記の、成膜時にリンがドープさ
れるアモルファスシリコン薄膜３を約８００℃以上の温
度、例えば８００℃〜１０００℃の温度範囲で熱処理す
ることにより、グレーンサイズが増加し、第１ポリシリ
コン薄膜３ａが形成された状態を示す。グレーンサイズ
が増加されるため第１ポリシリコン薄膜３ａの比抵抗が
減少される。
【００１７】図１Ｃは前記グレーンサイズが増加した第
１ポリシリコン薄膜３ａを望む厚みでエッチバックし、
約３００〜１０００Å程度の第２ポリシリコン薄膜３Ｂ
を形成したのち、エッチバック工程の時、発生した不純
物を撤去し、その上部にW-Six 構造を有するタングステ
ンシリサイド薄膜４を蒸着した状態を示す。
【００１８】前記の第２ポリシリコン薄膜３ｂの厚みは
前記の第１ポリシリコン薄膜３ａの厚みより減少する
が、前記の第２ポリシリコン薄膜３ｂのグレーンサイズ
は前記第１ポリシリコン薄膜３ａと同一であるため比抵
抗の増加はない。
【００１９】理解を促すために、図３に示されたグラフ
を参照してポリシリコン薄膜の厚みの変化による薄膜の
比抵抗変化を説明すれば、次の通りである。
【００２０】符号Ａは従来のポリシリコン薄膜の厚みの
変化による比抵抗の測定値であり、符号Ｂは本発明によ
るポリシリコン薄膜を３０００Å形成ののち、熱処理を
経てエッチバックしながらその厚みによる比抵抗を測定
した値である。図３に示されているように、本発明によ
るポリシリコン薄膜は１０００Å以下でも比抵抗が１０
００μΩ-cm 程度で、低いことが分かる。
【００２１】図１Ｄは前記図１Ｃの構造下で８００〜１
０００℃の温度で熱処理工程を施して前記のタングステ
ンシリサイド薄膜４の内部に多数存在するシリコン成分
がグレーンサイズの増加した前記第２ポリシリコン薄膜
３ｂとタングステンシリサイド薄膜４の界面に移動し、
その界面にシリコン層５が形成された状態を示す。
【００２２】前記の第２ポリシリコン薄膜３ｂとタング
ステンシリサイド薄膜４の界面にシリコン層５が形成さ
れることにより、前記第２ポリシリコン薄膜３ｂとタン
グステンシリサイド薄膜４との粘着特性が向上する。ま
た、タングステンシリサイド薄膜４内部のシリコン成分
が界面に移動することにより、タングステンシリサイド
薄膜４内部は全体的にシリコン成分が減少する結果が引
き起こされ、タングステンシリサイド薄膜４の比抵抗が
減少する。
【００２３】図１Ｅは半導体素子のワードラインまたは
ビットラインを形成するためのタングステンシリサイド
薄膜４および第２ポリシリコン薄膜３ｂから成されたポ
リサイド６をマスク工程によってパターン化した状態を
示す。
【００２４】次に、本発明の第２実施例を図２を用いて
説明する。図２Ａないし図２Ｅは第２実施例により半導
体素子の配線を製造する段階を示す説明図である。
【００２５】図２Ａはシリコン基板１上に熱酸化膜２を
予定された厚みで成長させたのち、その上部にSi 2 H 6 ガ
スとPH 3 ガスとを用いて４５０〜５５０℃の低温範囲で
ＬＰＣＶＤ方法を用いて成膜時にリンがドープされるア
モルファスシリコン薄膜３を前記の熱酸化膜２上部に蒸
着した状態を示す。
【００２６】図２Ｂは前記成膜時にリンがドープされる
アモルファスシリコン薄膜３を約６００℃の低温でN2ま
たはArのような不活性気体雰囲気下で長時間、例えば５
〜１０時間程度の熱処理工程を施すことにより、グレー
ンサイズが増加したポリシリコン薄膜３ａを形成した状
態を示す。グレーンサイズを増加させることにより、ポ
リシリコン薄膜３ａの比抵抗を減少させることができ
る。
【００２７】図２Ｃは低温で長時間の熱処理で固状成長
させた前記ポリシリコン薄膜３ａ形成の時発生した不純
物を除去したのち、その上部に W-Six構造を有するタン
グステンシリサイド薄膜４を形成した状態を示す。
【００２８】図２Ｄは前記図１Ｃの状態下で８００〜１
０００℃の温度で熱処理工程を施して前記タングステン
シリサイド薄膜４内部に多数存在するシリコン成分がグ
レーンサイズが増加した前記ポリシリコン薄膜３ａとタ
ングステンシリサイド薄膜４の界面に移動してシリコン
層５が形成された状態を示す。
【００２９】前記ポリシリコン薄膜３ａとタングステン
シリサイド薄膜４の界面にシリコン層５が形成されるこ
とにより、ポリシリコン薄膜３ａとタングステンシリサ
イド薄膜４との粘着特性を向上させ、また、タングステ
ンシリサイド薄膜４の内部のシリコン成分が界面から析
出することにより、タングステンシリサイド薄膜４内部
は全体的にシリコン成分が減少する結果となりタングス
テンシリサイド薄膜４の比抵抗が減少する。
【００３０】図２Ｅは半導体素子のワードラインまたは
ビットラインを形成するためにタングステンシリサイド
薄膜４およびポリシリコン薄膜３ａから成されたポリサ
イド６をマスク工程によりパターン化した状態を示す。
【００３１】
【効果】上記のように本発明によれば、ポリシリコン薄
膜のグレーンサイズを増加させ比抵抗を減少させること
ができる。また、タングステンシリサイド薄膜内部のシ
リコン成分をポリシリコン薄膜とタングステンシリサイ
ド薄膜の界面部に移動するようにし、ポリシリコン薄膜
とタングステンシリサイド薄膜との粘着特性を向上さ
せ、タングステンシリサイド薄膜が浮上がることを防止
することができる。さらにタングステンシリサイド薄膜
内部のシリコン成分もやはり減少するため、配線の全体
的な抵抗を減少させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による、半導体素子の配線
を製造する段階を示す断面図である。
【図２】本発明の第２実施例による、半導体素子の配線
を製造する段階を示す断面図である。
【図３】ポリシリコン薄膜の厚みを変化させて比抵抗を
測定したグラフ図である。
【符号の説明】
１…シリコン基板 ２…熱酸化膜 ３…成膜時にリンがドープされるアモルファスシリコン
薄膜 ３ａ…第１ポリシリコン薄膜 ３ｂ…第２ポ
リシリコン薄膜 ４…タングステンシリサイド薄膜 ５…シリコン
層 ６…ポリサイド（ワードラインまたはビットライン）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/20 H01L 21/205 H01L 21/28 - 21/288 H01L 21/3205

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子の製造方法において、 半導体素子のワードラインまたはビットラインが形成さ
    れる基板上にＬＰＣＶＤ方法により成膜時にリンがドー
    プされるアモルファスシリコン薄膜３を所定の厚みで蒸
    着する段階と、 前記シリコン薄膜３を熱処理しグレーンサイズが増加し
    た第１ポリシリコン薄膜３ａを形成する段階と、 前記グレーンサイズが増加した第１ポリシリコン薄膜３
    ａをエッチバックし厚みが薄い第２ポリシリコン薄膜３
    ｂを形成する段階と、前記第２ポリシリコン薄膜３ｂ上部にタングステンシリ
    サイド薄膜４を蒸着したのち、前記第２ポリシリコン薄
    膜３ｂとタングステンシリサイド薄膜４の界面にタング
    ステンシリサイド薄膜４中のシリコンが析出してシリコ
    ン層５が形成されるように熱処理工程を施す段階と、 前記タングステンシリサイド薄膜４および第２ポリシリ
    コン薄膜３ｂからなされたポリサイド６をマスク工程に
    よりパターン化する段階とを有することを特徴とする半
    導体素子の配線製造方法。
  2. 【請求項２】 第１請求項において、 前記シリコン薄膜３の厚みは０．４〜０．７μｍであ
    り、前記エッチバック工程からエッチングされた薄い第
    ２ポリシリコン薄膜３ｂの厚みは３００〜１０００Åで
    あることを特徴とする半導体素子の配線製造方法。
  3. 【請求項３】 第１請求項において、 前記シリコン薄膜３はSi2H6 ガスまたはSiH4ガスとPH3
    ガスとを用いて４５０〜５５０℃の温度範囲でＬＰＣＶ
    Ｄ方法によって蒸着することを特徴とする半導体素子の
    配線製造方法。
  4. 【請求項４】 第１請求項において、 グレーンサイズを増加させるために前記のシリコン薄膜
    ３は８００〜１０００℃の温度範囲で熱処理されること
    を特徴とする半導体素子の配線製造方法。
  5. 【請求項５】 半導体素子の配線製造方法において、 半導体素子のワードラインまたはビットラインが形成さ
    れる基板上にＬＰＣＶＤ方法によって成膜時にリンがド
    ープされるアモルファスシリコン薄膜３をSi 2 H 6 ガスと
    PH 3 ガスとを用いて４５０℃〜５５０℃の温度で蒸着す
    る段階と、 前記シリコン薄膜３を６００℃の温度で不活性気体雰囲
    気下で熱処理し、グレーンサイズが増加したポリシリコ
    ン薄膜３ａを形成する段階と、前記ポリシリコン薄膜３ａ上部にタングステンシリサイ
    ド薄膜４を蒸着したのち、前記ポリシリコン薄膜３ａと
    タングステンシリサイド薄膜４の界面にタングステンシ
    リサイド薄膜４中のシリコンが析出してシリコン層５が
    形成されるように８００℃〜１０００℃の温度で熱処理
    工程を施す段階と、 前記タングステンシリサイド薄膜４およびポリシリコン
    薄膜３ａから成されたポリサイド６をマスク工程によっ
    てパターン化する段階とを有することを特徴とする半導
    体素子の配線製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1244891C (zh) * 1992-08-27 2006-03-08 株式会社半导体能源研究所 有源矩阵显示器
JP3497198B2 (ja) 1993-02-03 2004-02-16 株式会社半導体エネルギー研究所 半導体装置および薄膜トランジスタの作製方法
US5843225A (en) * 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
EP0612102B1 (en) * 1993-02-15 2001-09-26 Semiconductor Energy Laboratory Co., Ltd. Process for the fabrication of a crystallised semiconductor layer
US6997985B1 (en) * 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
JPH07312353A (ja) * 1994-05-17 1995-11-28 Fuji Electric Co Ltd 半導体装置の製造方法
US5554566A (en) * 1994-09-06 1996-09-10 United Microelectronics Corporation Method to eliminate polycide peeling
US5915174A (en) * 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
US5654219A (en) * 1996-02-07 1997-08-05 Texas Instruments Incorporated Annealed poly-silicide etch process
US5767004A (en) * 1996-04-22 1998-06-16 Chartered Semiconductor Manufacturing, Ltd. Method for forming a low impurity diffusion polysilicon layer
US6098304A (en) * 1996-07-26 2000-08-08 Advanced Micro Devices, Inc. Apparatus for reducing delamination within a polycide structure
US5926728A (en) * 1997-04-08 1999-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating tungsten polycide contacts
US6501094B1 (en) 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
US5946599A (en) * 1997-07-24 1999-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor IC device
US6576199B1 (en) 1998-09-18 2003-06-10 Alliedsignal Inc. Environmental control system including ozone-destroying catalytic converter having anodized and washcoat layers
US6642112B1 (en) * 2001-07-30 2003-11-04 Zilog, Inc. Non-oxidizing spacer densification method for manufacturing semiconductor devices
WO2008085523A1 (en) * 2007-01-12 2008-07-17 Agere Systems, Inc. Semiconductor device having improved interface adhesion of gate stack films and method of manufacturer therefore
CN102530955A (zh) * 2010-12-27 2012-07-04 无锡华润上华半导体有限公司 二硅化钨退火方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4504521A (en) * 1984-03-22 1985-03-12 Rca Corporation LPCVD Deposition of tantalum silicide
CA1278273C (en) * 1984-08-20 1990-12-27 Robert Lajos Forming polycide structure comprised of polysilicon, silicon, and metal silicide lavers
US4608118A (en) * 1985-02-15 1986-08-26 Rca Corporation Reactive sputter etching of metal silicide structures
JP2993665B2 (ja) * 1988-02-29 1999-12-20 ソニー株式会社 配線形成方法
JPH0245974A (ja) * 1988-08-07 1990-02-15 Nec Corp 半導体記憶装置
JPH02130821A (ja) * 1988-11-10 1990-05-18 Sony Corp 配線形成方法
JPH03198371A (ja) * 1989-12-27 1991-08-29 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH043978A (ja) * 1990-04-20 1992-01-08 Fujitsu Ltd 半導体装置の製造方法
US5130266A (en) * 1990-08-28 1992-07-14 United Microelectronics Corporation Polycide gate MOSFET process for integrated circuits
JPH04150018A (ja) * 1990-10-15 1992-05-22 Seiko Epson Corp 半導体装置およびその製造方法
US5147820A (en) * 1991-08-26 1992-09-15 At&T Bell Laboratories Silicide formation on polysilicon
US5278096A (en) * 1991-12-23 1994-01-11 At&T Bell Laboratories Transistor fabrication method
US5188980A (en) * 1992-07-06 1993-02-23 United Microelectronics Corporation Inert gas purge for the multilayer poly gate etching improvement

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