JP2929435B2 - 高誘電膜の製造方法及びそれを用いたキャパシタの製造方法 - Google Patents
高誘電膜の製造方法及びそれを用いたキャパシタの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 238000000034 method Methods 0.000 title description 30
- 239000003990 capacitor Substances 0.000 title description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 229910052788 barium Inorganic materials 0.000 claims description 8
- 229910052712 strontium Inorganic materials 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 2
- 238000009499 grossing Methods 0.000 claims 2
- 238000010276 construction Methods 0.000 claims 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 230000006911 nucleation Effects 0.000 description 7
- 238000010899 nucleation Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 230000003746 surface roughness Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910015801 BaSrTiO Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- WOIHABYNKOEWFG-UHFFFAOYSA-N [Sr].[Ba] Chemical compound [Sr].[Ba] WOIHABYNKOEWFG-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H—ELECTRICITY
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- C—CHEMISTRY; METALLURGY
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- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/02—Pretreatment of the material to be coated
- C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
- C23C16/029—Graded interfaces
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- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
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Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子の特に
メモリのキャパシタに係り、特に高い誘電率を有する誘
電膜及びそれを用いたキャパシタの製造方法に係る。
メモリのキャパシタに係り、特に高い誘電率を有する誘
電膜及びそれを用いたキャパシタの製造方法に係る。
【０００２】
【従来の技術】メモリ素子の高集積化にしたがって、特
に２５６ＭのＤＲＡＭ級以上のメモリ用の誘電膜として
使われるためには、より高い誘電率を有し、表面が滑ら
かであって膜の物理的、電気的な特性を向上させた誘電
膜の開発が必要となった。そのため、従来１ステップに
より形成した誘電膜を２ステップにわたって蒸着するこ
とによって、より一層高い誘電率を有する誘電膜を形成
することができるようになった。ここで、２ステップに
わたって蒸着するというのは、誘電率を高くすることが
できる所定の組成の第１誘電膜を薄く蒸着した後に熱処
理し、さらに同じ誘電膜を所望の厚さまで蒸着した後に
再び熱処理する方法をいう。
に２５６ＭのＤＲＡＭ級以上のメモリ用の誘電膜として
使われるためには、より高い誘電率を有し、表面が滑ら
かであって膜の物理的、電気的な特性を向上させた誘電
膜の開発が必要となった。そのため、従来１ステップに
より形成した誘電膜を２ステップにわたって蒸着するこ
とによって、より一層高い誘電率を有する誘電膜を形成
することができるようになった。ここで、２ステップに
わたって蒸着するというのは、誘電率を高くすることが
できる所定の組成の第１誘電膜を薄く蒸着した後に熱処
理し、さらに同じ誘電膜を所望の厚さまで蒸着した後に
再び熱処理する方法をいう。
【０００３】以下、添付図面に基づいて、従来の高誘電
膜の製造方法及びそれを用いたキャパシタの製造方法を
説明する。図１、図２は、従来の２ステップにわたって
形成する高誘電膜の製造方法を用いてキャパシタを製造
する過程を示す工程断面図である。まず、図１（ａ）に
示すように、従来の高誘電膜の製造方法を用いたキャパ
シタの製造方法は、基板１上に絶縁膜２を蒸着し、その
上に感光膜を塗布して露光及び現象工程で選択的に感光
膜を除去し、除去された感光膜をマスクに用いて絶縁膜
２をエッチングしてホールを形成する。そして、全面に
ポリシリコンを蒸着した後にホール内にのみポリシリコ
ンが残るようにしてポリシリコンプラグ３を形成する。
その後、絶縁膜２とポリシリコンプラグ３上にスパッタ
リングによりＲｕから成るキャパシタの下部電極４を蒸
着し、この下部電極４上にシリコン酸化膜５を蒸着す
る。
膜の製造方法及びそれを用いたキャパシタの製造方法を
説明する。図１、図２は、従来の２ステップにわたって
形成する高誘電膜の製造方法を用いてキャパシタを製造
する過程を示す工程断面図である。まず、図１（ａ）に
示すように、従来の高誘電膜の製造方法を用いたキャパ
シタの製造方法は、基板１上に絶縁膜２を蒸着し、その
上に感光膜を塗布して露光及び現象工程で選択的に感光
膜を除去し、除去された感光膜をマスクに用いて絶縁膜
２をエッチングしてホールを形成する。そして、全面に
ポリシリコンを蒸着した後にホール内にのみポリシリコ
ンが残るようにしてポリシリコンプラグ３を形成する。
その後、絶縁膜２とポリシリコンプラグ３上にスパッタ
リングによりＲｕから成るキャパシタの下部電極４を蒸
着し、この下部電極４上にシリコン酸化膜５を蒸着す
る。
【０００４】次に、図１（ｂ）に示すように、シリコン
酸化膜５上に感光膜を塗布してポリシリコンプラグ３の
上部を覆うように感光膜を露光及び現象工程で選択的に
除去する。残った感光膜をマスクに用いてシリコン酸化
膜５をエッチングし、下部電極４の所定の部分を露出さ
せる。
酸化膜５上に感光膜を塗布してポリシリコンプラグ３の
上部を覆うように感光膜を露光及び現象工程で選択的に
除去する。残った感光膜をマスクに用いてシリコン酸化
膜５をエッチングし、下部電極４の所定の部分を露出さ
せる。
【０００５】次いで、図１（ｃ）に示すように、前記除
去して残った感光膜をマスクに用いて絶縁膜２の所定の
部分が露出されるように下部電極４を異方性エッチング
して感光膜を除去する。露出された絶縁膜２とポリシコ
ンプラグの上のを覆うように残った下部電極４との上に
ＭＯＣＶＤ(Metal-Organic Chemical Vapor Deposit
ion)法を使って所定の組成を有するＢＳＴ誘電膜６を薄
く蒸着した後に急速熱処理をする。
去して残った感光膜をマスクに用いて絶縁膜２の所定の
部分が露出されるように下部電極４を異方性エッチング
して感光膜を除去する。露出された絶縁膜２とポリシコ
ンプラグの上のを覆うように残った下部電極４との上に
ＭＯＣＶＤ(Metal-Organic Chemical Vapor Deposit
ion)法を使って所定の組成を有するＢＳＴ誘電膜６を薄
く蒸着した後に急速熱処理をする。
【０００６】次に、図１（ｄ）に示すように、再びＭＯ
ＣＶＤ法を使って所定の組成のＢＳＴ誘電膜７をあらか
じめ定められた厚さまで蒸着した後に再び急速熱処理を
して第２ＢＳＴ誘電膜７の表面の粗さを改善する。
ＣＶＤ法を使って所定の組成のＢＳＴ誘電膜７をあらか
じめ定められた厚さまで蒸着した後に再び急速熱処理を
して第２ＢＳＴ誘電膜７の表面の粗さを改善する。
【０００７】最後に、図１（ｅ）に示すように、上側Ｂ
ＳＴ誘電膜６上にＲｕから成るキャパシタの上部電極８
を形成する。
ＳＴ誘電膜６上にＲｕから成るキャパシタの上部電極８
を形成する。
【０００８】
【発明が解決しようとする課題】上記従来の高誘電膜の
製造方法及びそれを用いたキャパシタの製造方法は、次
のような問題点があった。第１に、蒸着して熱処理し、
又、蒸着して熱処理する工程を繰り返して行うため、２
つの工程を行うための装備、すなわち、ＭＯＣＶＤ装備
とＲＴＡ装備を行ったり来たりしながら誘電膜を蒸着し
なければならないので煩雑である。第２に、蒸着と熱処
理工程を繰り返すことにより大気中に曝されて汚染、及
び膜の電気的な特性に悪影響を及ぼすことがある。本発
明は、上記のような従来の高誘電膜の問題点を解決する
ために案出したもので、誘電率が高くて電気的・物理的
な特性が向上した高誘電膜の製造方法、及びそれを用い
たキャパシタを提供することが目的である。
製造方法及びそれを用いたキャパシタの製造方法は、次
のような問題点があった。第１に、蒸着して熱処理し、
又、蒸着して熱処理する工程を繰り返して行うため、２
つの工程を行うための装備、すなわち、ＭＯＣＶＤ装備
とＲＴＡ装備を行ったり来たりしながら誘電膜を蒸着し
なければならないので煩雑である。第２に、蒸着と熱処
理工程を繰り返すことにより大気中に曝されて汚染、及
び膜の電気的な特性に悪影響を及ぼすことがある。本発
明は、上記のような従来の高誘電膜の問題点を解決する
ために案出したもので、誘電率が高くて電気的・物理的
な特性が向上した高誘電膜の製造方法、及びそれを用い
たキャパシタを提供することが目的である。
【０００９】
【課題を解決するための手段】本発明の目的を達するた
めの本発明の高誘電膜を形成する方法は、基板上に第１
組成を有するＢＳＴ層を形成するステップと、その第１
組成を有するＢＳＴ層上に第２組成を有するＢＳＴ層を
形成するステップとを備える。
めの本発明の高誘電膜を形成する方法は、基板上に第１
組成を有するＢＳＴ層を形成するステップと、その第１
組成を有するＢＳＴ層上に第２組成を有するＢＳＴ層を
形成するステップとを備える。
【００１０】
【発明の実施の形態】本発明の高誘電膜及びそれを用い
たキャパシタの製造方法の実施形態を添付図面に基づい
てより詳細に説明する。図３、図４は、本発明の高誘電
膜の製造方法及びそれを用いたキャパシタの製造を示す
工程断面図である。まず、本発明の高誘電膜の製造方法
の概要を説明する。バリウムＢａとストロンチウムＳｒ
を合成して形成されるＢＳＴ（Barium Strontium Titan
ium Oxide、ＢａＳｒＴｉＯ3 ）誘電膜は、その組成比
が変化することにより誘電膜の物性が変化するという特
徴がある。例えば、ＢａとＳｒが同一量の組成比である
際に最大の誘電率を有する誘電膜が形成される。その一
方、Ｂａの組成比が大きければ大きいほど核が生成され
る地点（nucleation site ）が減少して核生成密度が減
少する、すなわち表面の粗い誘電膜が形成される。した
がって、高誘電率とするためにはＢａとＳｒとはほぼ同
じ比率にすればよいが、その場合誘電膜の表面は粗くな
る。そのため、従来は滑らかな誘電膜を形成させるため
に熱処理を施さなければならなかった。本発明において
は、熱処理を施さずに最大の誘電率を有して、なおかつ
表面の滑らかな誘電膜を形成することができる２ステッ
プで誘電膜を形成する方法を用いる。
たキャパシタの製造方法の実施形態を添付図面に基づい
てより詳細に説明する。図３、図４は、本発明の高誘電
膜の製造方法及びそれを用いたキャパシタの製造を示す
工程断面図である。まず、本発明の高誘電膜の製造方法
の概要を説明する。バリウムＢａとストロンチウムＳｒ
を合成して形成されるＢＳＴ（Barium Strontium Titan
ium Oxide、ＢａＳｒＴｉＯ3 ）誘電膜は、その組成比
が変化することにより誘電膜の物性が変化するという特
徴がある。例えば、ＢａとＳｒが同一量の組成比である
際に最大の誘電率を有する誘電膜が形成される。その一
方、Ｂａの組成比が大きければ大きいほど核が生成され
る地点（nucleation site ）が減少して核生成密度が減
少する、すなわち表面の粗い誘電膜が形成される。した
がって、高誘電率とするためにはＢａとＳｒとはほぼ同
じ比率にすればよいが、その場合誘電膜の表面は粗くな
る。そのため、従来は滑らかな誘電膜を形成させるため
に熱処理を施さなければならなかった。本発明において
は、熱処理を施さずに最大の誘電率を有して、なおかつ
表面の滑らかな誘電膜を形成することができる２ステッ
プで誘電膜を形成する方法を用いる。
【００１１】図３（ａ）に示すように、本発明による高
誘電膜及びそれを用いたキャパシタの製造方法は、基板
１０上に絶縁膜１１を蒸着した後、絶縁膜１１上に感光
膜を塗布して露光及び現象工程を介して選択的に感光膜
を除去し、除去してから残った感光膜をマスクに用いて
絶縁膜１１をエッチングすることにより絶縁膜１１内に
ホールを形成する。次に、全面にポリシリコンを蒸着し
てこのホール内にのみポリシリコンが残るようにポリシ
リコンを除去してポリシリコンプラグ１２を形成する。
この絶縁膜１１とポリシリコンプラグ１２上にスパッタ
リングによりＲｕから成る下部電極１３を蒸着し、この
下部電極１３上にシリコン酸化膜１４を蒸着する。
誘電膜及びそれを用いたキャパシタの製造方法は、基板
１０上に絶縁膜１１を蒸着した後、絶縁膜１１上に感光
膜を塗布して露光及び現象工程を介して選択的に感光膜
を除去し、除去してから残った感光膜をマスクに用いて
絶縁膜１１をエッチングすることにより絶縁膜１１内に
ホールを形成する。次に、全面にポリシリコンを蒸着し
てこのホール内にのみポリシリコンが残るようにポリシ
リコンを除去してポリシリコンプラグ１２を形成する。
この絶縁膜１１とポリシリコンプラグ１２上にスパッタ
リングによりＲｕから成る下部電極１３を蒸着し、この
下部電極１３上にシリコン酸化膜１４を蒸着する。
【００１２】次に、シリコン酸化膜１４の全面に感光膜
を塗布して露光及び現象工程で選択的にポリシリコンプ
ラグ１２の部分を含むようにパターニングする。パター
ニングされた感光膜をマスクに用いてシリコン酸化膜１
４をエッチングし、下部電極１３の所定の部分を露出さ
せる。除去して残った感光膜をマスクに用いて絶縁膜１
１が露出されるように下部電極１３を異方性エッチング
する（図３ｂ）。その後、感光膜を除去する。
を塗布して露光及び現象工程で選択的にポリシリコンプ
ラグ１２の部分を含むようにパターニングする。パター
ニングされた感光膜をマスクに用いてシリコン酸化膜１
４をエッチングし、下部電極１３の所定の部分を露出さ
せる。除去して残った感光膜をマスクに用いて絶縁膜１
１が露出されるように下部電極１３を異方性エッチング
する（図３ｂ）。その後、感光膜を除去する。
【００１３】その後、図３（ｃ）に示すように、絶縁膜
１１と下部電極１３との上に誘電幕を形成させるが、そ
の誘電幕の表面を滑らかとするためには、表面における
核を生成できる地点を多くしなければならない。したが
って、ＢＳＴ層を蒸着する際、ＭＯＣＶＤ法を使って、
０．１〜１０Ｔｏｒｒの圧力と４００〜６５０℃程度の
温度下において、ＢａとＳｒの組成比（Ｂａ／（Ｂａ＋
Ｓｒ））を調節してＢａとＳｒの全体組成に対するＢａ
の組成比Ｘが０〜０．４のＢＳＴ膜を２０〜２００Åの
厚さに蒸着する。例えば、Ｘが０．１の場合にはＢａ
0.1Ｓｒ0.9ＴｉＯ3 の第１誘電膜１５を蒸着するように
なる。
１１と下部電極１３との上に誘電幕を形成させるが、そ
の誘電幕の表面を滑らかとするためには、表面における
核を生成できる地点を多くしなければならない。したが
って、ＢＳＴ層を蒸着する際、ＭＯＣＶＤ法を使って、
０．１〜１０Ｔｏｒｒの圧力と４００〜６５０℃程度の
温度下において、ＢａとＳｒの組成比（Ｂａ／（Ｂａ＋
Ｓｒ））を調節してＢａとＳｒの全体組成に対するＢａ
の組成比Ｘが０〜０．４のＢＳＴ膜を２０〜２００Åの
厚さに蒸着する。例えば、Ｘが０．１の場合にはＢａ
0.1Ｓｒ0.9ＴｉＯ3 の第１誘電膜１５を蒸着するように
なる。
【００１４】次に、図４（ｄ）に示すように、第１誘電
膜１５上に最大の誘電率を有するように連続してＭＯＣ
ＶＤ法を使って、０．１〜１０Ｔｏｒｒの圧力下におい
て、第１誘電膜を形成する際より低いか或いは等しい温
度（４００〜６５０℃）の下において、ＢａとＳｒの全
体組成比（Ｂａ／（Ｂａ＋Ｓｒ））Ｘが０．５のＢａ
0.5Ｓｒ0.5ＴｉＯ3 の第２誘電膜１６を３００〜１５０
０Åの厚さに形成する。このように、第１誘電膜１５と
第２誘電膜１６を形成すれば、誘電率の損失無しに表面
の滑らかな高誘電膜を製造できる。
膜１５上に最大の誘電率を有するように連続してＭＯＣ
ＶＤ法を使って、０．１〜１０Ｔｏｒｒの圧力下におい
て、第１誘電膜を形成する際より低いか或いは等しい温
度（４００〜６５０℃）の下において、ＢａとＳｒの全
体組成比（Ｂａ／（Ｂａ＋Ｓｒ））Ｘが０．５のＢａ
0.5Ｓｒ0.5ＴｉＯ3 の第２誘電膜１６を３００〜１５０
０Åの厚さに形成する。このように、第１誘電膜１５と
第２誘電膜１６を形成すれば、誘電率の損失無しに表面
の滑らかな高誘電膜を製造できる。
【００１５】最後に、図４（ｅ）に示すように、第２誘
電膜１６上にスパッタリング方法でＲｕから成る上部電
極１７を形成することにより本実施形態の高誘電膜の製
造方法を用いたキャパシタが製造される。
電膜１６上にスパッタリング方法でＲｕから成る上部電
極１７を形成することにより本実施形態の高誘電膜の製
造方法を用いたキャパシタが製造される。
【００１６】図５（ａ）は、一度に高誘電膜を形成した
高誘電膜の表面を示すＡＦＭ写真であり、図５（ｂ）
は、２ステップにわたって連続的に高誘電膜を形成した
本実施形態の高誘電膜の表面を示すＡＦＭ写真である。
図５（ａ）と図５（ｂ）に基づいて従来の方法と本発明
の方法で製造されたＢＳＴ膜の表面を比較する。図５
（ａ）に示すように、従来の１ステップで形成したＢＳ
Ｔ膜の表面のＡＦＭ写真を説明すれば、１ステップでＢ
ａ0.5Ｓｒ0.5ＴｉＯ3 の組成を有する高誘電膜を形成し
たので核生成層が形成されなくて核を生成できる地点が
少ない。そのため、誘電膜の表面が粗く形成される。
高誘電膜の表面を示すＡＦＭ写真であり、図５（ｂ）
は、２ステップにわたって連続的に高誘電膜を形成した
本実施形態の高誘電膜の表面を示すＡＦＭ写真である。
図５（ａ）と図５（ｂ）に基づいて従来の方法と本発明
の方法で製造されたＢＳＴ膜の表面を比較する。図５
（ａ）に示すように、従来の１ステップで形成したＢＳ
Ｔ膜の表面のＡＦＭ写真を説明すれば、１ステップでＢ
ａ0.5Ｓｒ0.5ＴｉＯ3 の組成を有する高誘電膜を形成し
たので核生成層が形成されなくて核を生成できる地点が
少ない。そのため、誘電膜の表面が粗く形成される。
【００１７】一方、図３（ｂ）に示すように、２ステッ
プで形成された本実施形態の高誘電膜のＡＦＭ写真は、
Ｂａ0.1Ｓｒ0.9ＴｉＯ3 の第１誘電膜１５をあらかじめ
形成して核生成層に使い、Ｂａ0.5Ｓｒ0.5ＴｉＯ3 の第
２誘電膜１６をその上に形成することで、ＢＳＴ高誘電
膜の表面の粗さが改善された。
プで形成された本実施形態の高誘電膜のＡＦＭ写真は、
Ｂａ0.1Ｓｒ0.9ＴｉＯ3 の第１誘電膜１５をあらかじめ
形成して核生成層に使い、Ｂａ0.5Ｓｒ0.5ＴｉＯ3 の第
２誘電膜１６をその上に形成することで、ＢＳＴ高誘電
膜の表面の粗さが改善された。
【００１８】次に、図６は、本発明の高誘電膜の組成に
よる表面の粗さの程度を測定したデータ図である。図６
（ａ）の部分は、図５（ａ）のデータを示すもである。
従来の１ステップで、例えばＢａ組成比が０．５のＢａ
0.5Ｓｒ0.5ＴｉＯ3 の組成を有する高誘電膜を一度に蒸
着した際には、Ｂａの組成比がＸ＝０．５の時まではＢ
ａの量の増加とともに表面が粗くなることが見られる。
これに反して、図６（ｂ）の部分は、図５（ｂ）のデー
タを示すもので、Ｂａ0.1Ｓｒ0.9ＴｉＯ3 の第１誘電膜
１５をあらかじめ形成して核生成層に使い、次に連続的
に蒸着してＢａ0.5Ｓｒ0.5ＴｉＯ3 の第２誘電膜１６を
形成することにより、２ステップにわたって形成するの
で、Ｂａの組成増加に伴って荒さが増すが、そのまし方
が少なくＸ＝０．５の際、表面の粗さが一度に形成した
ＢＳＴ高誘電膜に比べて著しく小さいことが分かる。
よる表面の粗さの程度を測定したデータ図である。図６
（ａ）の部分は、図５（ａ）のデータを示すもである。
従来の１ステップで、例えばＢａ組成比が０．５のＢａ
0.5Ｓｒ0.5ＴｉＯ3 の組成を有する高誘電膜を一度に蒸
着した際には、Ｂａの組成比がＸ＝０．５の時まではＢ
ａの量の増加とともに表面が粗くなることが見られる。
これに反して、図６（ｂ）の部分は、図５（ｂ）のデー
タを示すもので、Ｂａ0.1Ｓｒ0.9ＴｉＯ3 の第１誘電膜
１５をあらかじめ形成して核生成層に使い、次に連続的
に蒸着してＢａ0.5Ｓｒ0.5ＴｉＯ3 の第２誘電膜１６を
形成することにより、２ステップにわたって形成するの
で、Ｂａの組成増加に伴って荒さが増すが、そのまし方
が少なくＸ＝０．５の際、表面の粗さが一度に形成した
ＢＳＴ高誘電膜に比べて著しく小さいことが分かる。
【００１９】
【発明の効果】本発明の高誘電膜の製造方法及びそれを
用いたキャパシタの製造方法は、次のような効果があ
る。第１に、所望の組成比よりＢａが低い核生成層を２
０〜２００Åくらいの厚さに形成した後、連続的に所望
の組成比を有する誘電膜を蒸着することにより、誘電率
の損失無しに表面を滑らかに形成でき、誘電膜の物理的
な特性を向上させることができる。第２に、従来の２ス
テップ法のように蒸着終了後表面を滑らかにするために
熱処理を行う必要がないので、一装備内で連続的に誘電
膜を形成でき、工程が単純化されて生産性が向上され
る。
用いたキャパシタの製造方法は、次のような効果があ
る。第１に、所望の組成比よりＢａが低い核生成層を２
０〜２００Åくらいの厚さに形成した後、連続的に所望
の組成比を有する誘電膜を蒸着することにより、誘電率
の損失無しに表面を滑らかに形成でき、誘電膜の物理的
な特性を向上させることができる。第２に、従来の２ス
テップ法のように蒸着終了後表面を滑らかにするために
熱処理を行う必要がないので、一装備内で連続的に誘電
膜を形成でき、工程が単純化されて生産性が向上され
る。
【図面の簡単な説明】
【図１】 従来の高誘電膜の製造方法を用いてキャパシ
タを製造する過程を示す工程断面図である。
タを製造する過程を示す工程断面図である。
【図２】 従来の高誘電膜の製造方法を用いてキャパシ
タを製造する過程を示す工程断面図である。
タを製造する過程を示す工程断面図である。
【図３】 高誘電膜の製造方法を用いた本発明実施形態
のキャパシタの製造過程を示す工程断面図である。
のキャパシタの製造過程を示す工程断面図である。
【図４】 高誘電膜の製造方法を用いた本発明実施形態
のキャパシタの製造過程を示す工程断面図である。
のキャパシタの製造過程を示す工程断面図である。
【図５】 （ａ）は、従来の１ステップで高誘電膜を形
成した誘電膜の表面を示すＡＦＭ写真で、（ｂ）は、２
ステップにわたって形成する本発明の高誘電膜の表面を
示すＡＦＭ写真である。
成した誘電膜の表面を示すＡＦＭ写真で、（ｂ）は、２
ステップにわたって形成する本発明の高誘電膜の表面を
示すＡＦＭ写真である。
【図６】 図５（ａ）と（ｂ）の高誘電膜の組成による
表面の粗さの程度を測定したグラフである。
表面の粗さの程度を測定したグラフである。
１０ 基板 １１ 絶縁膜 １２ ポリシリコンプラグ １３ 下部電極 １４ シリコン酸化膜 １５ 第１誘電膜 １６ 第２誘電膜 １７ 上部電極
Claims (7)
- 【請求項１】 最初にＢａとＳｒの比率Ｘが第１の組成
を有し、表面を滑らかにするためのＢＳＴ層を形成する
ステップと、その上に上記比率Ｘが第１の組成と異なり
高誘電率の比率である第２組成を有するＢＳＴ層を形成
するステップと、を備えることを特徴とする高誘電膜の
製造方法。 - 【請求項２】 （１）前記基板上に絶縁膜を形成するス
テップと、 （２）前記絶縁膜を前記基板が露出されるように選択的
にエッチングしてコンタクトホールを形成するステップ
と、 （３）前記露出されたコンタクトホールにポリシリコン
プラグを充填し、その上側に下部電極を形成するステッ
プと、 （４）前記絶縁膜と下部電極上にＢａとＳｒの比率Ｘが
第１の組成を有し、表面を滑らかにするためのＢＳＴ層
を形成するステップと、 （５）前記第１組成を有するＢＳＴ層上に上記比率Ｘが
第１の組成と異なり高誘電率の比率である第２組成を有
するＢＳＴ層を形成するステップと、 （６）前記第２組成を有するＢＳＴ層上に上部電極を形
成するステップと、 を備えることを特徴とするキャパシタの製造方法。 - 【請求項３】 前記第１の組成を有するＢＳＴ層はＸが
０〜０．４の範囲のＢａXＳｒ1 ー XＴｉＯ3 層であること
を特徴とする請求項１または２に記載の製造方法。 - 【請求項４】 前記第１組成を有するＢＳＴ層と前記第
２組成を有するＢＳＴ層は一つのＭＯＣＶＤ装備内で連
続して形成することを特徴とする請求項１または２に記
載の製造方法。 - 【請求項５】 前記第１組成を有するＢＳＴ層は０．１
〜１０Ｔｏｒｒの圧力と４００〜６５０℃の温度下にお
いて２０〜２００Åの厚さに形成することを特徴とする
請求項１または２に記載の製造方法。 - 【請求項６】 前記第２組成を有するＢＳＴ層は０．１
〜１０Ｔｏｒｒの圧力と６５０℃以下において３００〜
１５００Å厚さに形成することを特徴とする請求項１ま
たは２に記載の製造方法。 - 【請求項７】 前記第２組成を有するＢＳＴ層はＸが
０．５のＢａXＳｒ1 ー XＴｉＯ3 層であることを特徴とす
る請求項１または２に記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960038788A KR100223939B1 (ko) | 1996-09-07 | 1996-09-07 | 고유전막의 제조방법 및 그를 이용한 캐패시터의 제조방법 |
| KR38788/1996 | 1996-09-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098169A JPH1098169A (ja) | 1998-04-14 |
| JP2929435B2 true JP2929435B2 (ja) | 1999-08-03 |
Family
ID=19473054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9199763A Expired - Fee Related JP2929435B2 (ja) | 1996-09-07 | 1997-07-25 | 高誘電膜の製造方法及びそれを用いたキャパシタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5783253A (ja) |
| JP (1) | JP2929435B2 (ja) |
| KR (1) | KR100223939B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007273892A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | 薄膜キャパシタおよびこれを有する半導体装置 |
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|---|---|---|---|---|
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| US5910880A (en) | 1997-08-20 | 1999-06-08 | Micron Technology, Inc. | Semiconductor circuit components and capacitors |
| US6527865B1 (en) | 1997-09-11 | 2003-03-04 | Applied Materials, Inc. | Temperature controlled gas feedthrough |
| US6191443B1 (en) | 1998-02-28 | 2001-02-20 | Micron Technology, Inc. | Capacitors, methods of forming capacitors, and DRAM memory cells |
| US6730559B2 (en) * | 1998-04-10 | 2004-05-04 | Micron Technology, Inc. | Capacitors and methods of forming capacitors |
| EP1115148A4 (en) * | 1998-08-03 | 2005-06-01 | Nec Corp | APPARATUS AND GAS PHASE SEPARATION METHOD FOR DIELECTRIC METAL OXIDE FILMS |
| US6140200A (en) * | 1998-09-02 | 2000-10-31 | Micron Technology, Inc. | Methods of forming void regions dielectric regions and capacitor constructions |
| WO2000036640A1 (fr) * | 1998-12-16 | 2000-06-22 | Tokyo Electron Limited | Procede de formation d'une couche mince |
| US6319764B1 (en) * | 1999-08-25 | 2001-11-20 | Micron Technology, Inc. | Method of forming haze-free BST films |
| US6943392B2 (en) * | 1999-08-30 | 2005-09-13 | Micron Technology, Inc. | Capacitors having a capacitor dielectric layer comprising a metal oxide having multiple different metals bonded with oxygen |
| US6444478B1 (en) | 1999-08-31 | 2002-09-03 | Micron Technology, Inc. | Dielectric films and methods of forming same |
| KR100546151B1 (ko) * | 1999-12-28 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100376987B1 (ko) * | 1999-12-28 | 2003-03-26 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100353809B1 (ko) * | 1999-12-28 | 2002-09-26 | 주식회사 하이닉스반도체 | 강유전체 캐패시터의 제조 방법 |
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| US6558517B2 (en) | 2000-05-26 | 2003-05-06 | Micron Technology, Inc. | Physical vapor deposition methods |
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| KR20030002063A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 비에스티 박막의 형성 방법 및 그를 이용한 캐패시터의제조 방법 |
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| KR100427030B1 (ko) * | 2001-08-27 | 2004-04-14 | 주식회사 하이닉스반도체 | 다성분계 박막의 형성 방법 및 그를 이용한 커패시터의제조 방법 |
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| US20040121566A1 (en) * | 2002-12-23 | 2004-06-24 | Infineon Technologies North America Corp | Method to produce low leakage high K materials in thin film form |
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-
1996
- 1996-09-07 KR KR1019960038788A patent/KR100223939B1/ko not_active IP Right Cessation
-
1997
- 1997-03-05 US US08/810,919 patent/US5783253A/en not_active Expired - Lifetime
- 1997-07-25 JP JP9199763A patent/JP2929435B2/ja not_active Expired - Fee Related
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| US7618859B2 (en) | 2006-03-31 | 2009-11-17 | Fujitsu Limited | Thin film capacitor and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100223939B1 (ko) | 1999-10-15 |
| KR19980020346A (ko) | 1998-06-25 |
| JPH1098169A (ja) | 1998-04-14 |
| US5783253A (en) | 1998-07-21 |
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