KR100353809B1 - 강유전체 캐패시터의 제조 방법 - Google Patents

강유전체 캐패시터의 제조 방법 Download PDF

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Abstract

본 발명은 표면이 평활하고 균일한 입자 분포를 갖는 SBT 강유전체 캐패시터의 제조 방법에 관한 것으로, 이를 위한 본 발명의 강유전체 SBT 박막 제조 방법은 핵생성밀도를 증가시키기 위하여 반도체 기판의 온도를 350∼450℃로 유지한 상태에서 유기금속화학적기상증착을 이용하여 스트론튬, 비스무스 및 탄탈륨으로 이루어진 그룹중에서 선택되는 적어도 하나를 함유하는 제 1 강유전체박막을 형성하는 제 1 단계, 결정화 증가를 위해 동일 장치내에서 상기 반도체 기판의 온도를 500∼700℃로 승온시킨 상태에서 상기 제 1 강유전체 박막상에 스트론튬, 비스무스 및 탄탈륨으로 이루어진 그룹중에서 선택되는 적어도 하나를 함유하는 제 2 강유전체박막을 형성하는 제 2 단계, 표면거칠기 증가를 억제하기 위하여 동일 장치내에서 상기 반도체 기판의 온도를 350∼450℃로 하강시킨 상태에서 상기 제 2 강유전체 박막상에 스트론튬, 비스무스 및 탄탈륨을 함유하는 제 3 강유전체 박막을 형성하는 제 3 단계를 포함하여 이루어진다.

Description

강유전체 캐패시터의 제조 방법{METHOD FOR MANUFACTURING FERROELECTRIC CAPACITOR}
본 발명은 메모리 소자의 제조 방법에 관한 것으로, 특히 유기금속화학적기상증착(Metal Organic Chemical Vapor Deposition;MOCVD)을 이용한 SBT 강유전체 캐패시터의 제조 방법에 관한 것이다.
일반적으로 강유전체 메모리 소자(Ferroelectric RAM;이하 'FeRAM')의 축전물질로서 강유전체 박막을 이용하는데, 이러한 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 "1"과 "0"을 저장하는 히스테리시스 (Hysterisis) 특성을 이용한다.
FeRAM 소자에서 캐패시터의 강유전체 물질로서 PZT, SBT, SrxBiy(TaiNbj)2O9(이하 'SBTN') 등의 페로브스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 Pt, Ir, Ru, Pt 합금 등의 금속으로 상부전극을 형성한다.
특히, SBT,SBTN와 같은 강유전체 박막을 적용하기 위한 연구가 활발히 진행되고 있다. 그러나, 현재 SBT 박막을 형성하기 위해 사용하는 유기금속증착(Metal Organic Deposition;MOD) 또는 물리적기상증착(Physical Vapor Deposition;PVD)으로는 1000Å 두께 이하에서 높은 잔류분극값과 낮은 누설전류를 가지는 SBT 캐패시터의 형성이 어렵다. 또한, 이들 방법은 단차 피복성이 열악하고 SBT 박막의 결정화를 위해 산소 분위기에서 700℃ 이상의 고온 열처리를 진행하여야 하므로 폴리실리콘 플러그위에 적층 (Stack) 구조로 이루어지는 고집적 FeRAM소자에는 적용할 수 없는 공정이다.
또한, 단차 피복성이 좋은 MOCVD(Metal Organic Chemical Vapor Deposition)법으로 SBT 박막을 증착할 때 종래 방법대로 600℃ 에서 증착하는 경우, 초기 박막의 핵 생성 밀도가 낮아서 과도하게 성장한 입자들로 이루어지므로 표면 거칠기 (Surface Roughness)가 증가하게 된다.
그리고, Bi(Bismuth)는 하부전극으로 사용되는 백금(Pt)에 큰 용해도를 가지고 있어 고온 증착시 프리커서(Precursor)로부터 공급되는 많은 Bi가 Pt층으로 확산하기 때문에 고온에서는 강유전 박막인 SBT와 하부전극인 Pt계면층에 Bi의 조성 조절이 힘들다. 따라서, 두께 방향으로 균일한 조성 분포와 표면이 평활한 SBT 박막의 형성이 어려운 관계로 SBT박막의 두께를 1000Å 이하로 낮출 수가 없다.
도 1 에 도시된 종래기술의 폴리실리콘플러그 구조의 SBT 강유전체 캐패시터는 하부전극(6)과 폴리실리콘플러그(3) 사이에 위치하는 TiN,TiAlN 및 TiSiN 등의 확산방지막(4,5)의 열 안정성이 600℃ 이상의 고온에서 문제가 될수 있다.
도면부호 '7'은 SBT 강유전막을 나타내고, 도면부호 '8'은 상부전극을 나타내며 도면부호 '3'은 절연막을 나타낸다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, MOCVD 법을 이용하여 균일한 입자 분포와 평활한 표면 거칠기를 갖는 결정화된 SBT 강유전체 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 500Å이하의 SBT 강유전 박막을 형성하므로써 단차 피복성(Step Coverage)이 우수한 적층 구조의 고집적 FeRAM의 제조 방법을 제공하는데 있다.
도 1 은 종래기술의 SBT 강유전체 캐패시터를 나타낸 도면,
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 SBT 강유전체 캐패시터의 제조 방법을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 절연막
23 : 폴리실리콘 플러그 24 : 티타늄실리사이드
25 : 티타늄실리콘나이트라이드 26 : 하부전극
27 : 제 1 강유전층 28 : 제 2 강유전층
29 : 제 3 강유전층 30 : 상부전극
상기 목적을 달성하기 위한 본 발명의 강유전체 캐패시터의 제조 방법은 핵생성밀도를 증가시키기 위하여 반도체 기판의 온도를 350∼450℃로 유지한 상태에서 유기금속화학적기상증착을 이용하여 스트론튬, 비스무스 및 탄탈륨으로 이루어진 그룹중에서 선택되는 적어도 하나를 함유하는 제 1 강유전체박막을 형성하는 제 1 단계, 결정화 증가를 위해 동일 장치내에서 상기 반도체 기판의 온도를 500∼700℃로 승온시킨 상태에서 상기 제 1 강유전체 박막상에 스트론튬, 비스무스 및 탄탈륨으로 이루어진 그룹중에서 선택되는 적어도 하나를 함유하는 제 2 강유전체박막을 형성하는 제 2 단계, 표면거칠기 증가를 억제하기 위하여 동일 장치내에서 상기 반도체 기판의 온도를 350∼450℃로 하강시킨 상태에서 상기 제 2 강유전체 박막상에 스트론튬, 비스무스 및 탄탈륨을 함유하는 제 3 강유전체 박막을 형성하는 제 3 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 강유전체 SBT 캐패시터의 제조 방법을 나타낸 도면이다.
도 2a에 도시된 바와 같이, 소정 공정이 완료된 반도체 기판(21) 상부에 절연막(22)을 증착하고 상기 절연막(22) 상에 감광막(도시 생략)을 도포한 후 노광 및 현상 공정으로 패터닝한다. 이어 패터닝된 감광막을 마스크로 이용하여 상기 절연막(22)을 선택적으로 패터닝하여 콘택홀(도시 생략)을 형성한다.
이어 화학기상증착법(Chemical Vapor Deposition;이하 'CVD')을 이용하여 콘택홀을 포함한 절연막(22) 상부에 500∼3000Å 두께의 폴리실리콘(도시 생략)을 증착한 후, 상기 절연막(22) 상부에서 500∼2000Å 아래의 콘택홀이 매립되도록 폴리실리콘을 전면식각하여 폴리실리콘플러그(23)를 형성한다.
이어 폴리실리콘플러그(23)를 포함한 반도체 기판(21) 상부에 100∼1000Å 두께의 티타늄(Ti)을 증착하고, 급속열처리(Rapid Temperature Annealing Process)를 실시하여 상기 폴리실리콘플러그(23)와 티타늄의 계면에 티타늄실리사이드 (TiSix)(24)를 형성한다. 한편 급속열처리시 이용된 질소가스와 반응하여 티타늄실리사이드(24) 상부에 형성된 티타늄나이트라이드(TiN)(도시 생략)는 습식 식각을 이용하여 제거한다.
도 2b에 도시된 바와 같이, TiCl4,SiCl4,NH3가스를 동시에 공급하여 티타늄실리사이드(24)를 포함한 반도체 기판(21) 상부에 티타늄실리콘나이트라이드 (TiSiN)(25)를 형성한 후, 화학적기계적연마(Chemical Mechanical Polishing;이하 'CMP')를 실시하여 상기 콘택홀에만 티타늄실리콘나이트라이드(25)가 남도록 제거하여 확산방지막(diffusion barrier layer)의 역할을 하도록 한다.
도 2c에 도시된 바와 같이, 통상의 화학적기상증착(Chemical VaporDeposition;CVD) 또는 물리적기상증착(Physical Vapor Deposition;PVD)를 이용하여 상기 티타늄실리콘나이트라이드(25)를 포함한 반도체 기판(21) 상부에 백금(Pt)을 1000∼3000Å 두께로 증착하고 패터닝 및 식각 공정을 실시하여 하부전극(26)을 형성한다.
도 2d에 도시된 바와 같이, 유기금속화학적기상증착(Metal Organic Chemical Vapor Deposition;MOCVD)을 이용하여 상기 하부전극(26)을 포함한 반도체 기판(21) 상부에 0.1∼10Torr, 350∼450℃ 및 산소분위기에서 STO(SrTa2O6)을 20∼100Å 두께로 증착하여 제 1 강유전층(27)을 형성한다. 이 때 사용하는 프리커서(precursor)는 Sr은 Sr(THD)2-pmdeta이고, Ta는 Ta(OC2H5)5, Bi는 Bi(THD)2이다. 그리고 이러한 제 1 강유전층(27)으로 Ta2O5, SrO 등을 이용할 수 있으며, Sr의 프리커서로 Sr(THD)2-tetraglyme, Sr(METHD)2, Ta의 프리커서로 Ta(O-i-Pr)4(thd), Bi의 프리커서로 Bi(Ph)3를 이용할 수 있다.
그리고 제 1 강유전층(27)은 박막의 핵 생성 밀도를 증가시키므로 입자 분포를 균일하게 하고 SBT의 결정화 온도를 낮추는 역할을 한다.
이어 동일 증착 방법 즉, 유기금속화학적기상증착(MOCVD)을 이용하여 0.1∼10Torr의 압력 및 산소 분위기는 그대로 유지하고 반도체 기판(21)의 온도를 500∼700℃로 승온시켜 20∼100Å 두께의 SBT 박막 또는 SBTN 박막을 증착하여 제 2 강유전층(28)을 형성한다. 이러한 제 2 강유전층(28)으로 Bi2O3만을 이용할 수도있다.
그리고 제 2 강유전층(28)은 증가된 핵 생성 밀도를 가지는 제 1 강유전층 (27) 상에 증착되므로 쉽게 연결형염소(Pyrochlore) 상의 형성없이 단일상의 결정화된 SBT층이 된다. 또한 확산속도가 빠른 Bi는 제 1 강유전층(27)으로 확산하여 제 1 강유전층(27)을 SBT층으로 변화시켜 박막의 두께 방향으로 균일한 조성 분포를 형성하도록 한다.
이어 유기금속화학적기상증착(MOCVD)을 이용하여 압력 및 산소 분위기는 그대로 유지하고 반도체 기판(21)의 온도를 제 1 강유전층(27)의 형성 온도로 하강시켜 200∼2000Å의 SBT 박막 또는 SBTN 박막을 증착하여 제 3 강유전층(29)를 형성한다. 여기서 상기 제 3 강유전층(29)은 캐패시터의 SBT 강유전체막 또는 SBTN 강유전체막이 된다.
이와 같이 제 2 강유전층(28)상에 350∼450℃의 저온에서 SBT 박막을 증착하면 제 2 강유전층(28) 형성후에 과도한 입자 성장에 의한 표면 거칠기 증가를 억제하고 확산방지막과 하부전극(26)의 열 안정성을 유지할 수 있다. 다시 말하면, 제 2 강유전층(28)상에 균일한 입자 분포와 평활한 표면 거칠기를 갖는 결정화된 SBT 박막을 형성할 수 있다.
전술한 바와 같이 유기금속화학적기상증착(MOCVD)을 이용하여 3 단계로 제1 강유전층(27), 제 2 강유전층(28), 제 3 강유전층(29)을 형성하므로써, 표면이 매우 평활하고 균일한 입자 분포와 두께 방향으로 균일한 조성 분포를 갖는 캐패시터의 강유전 박막을 형성할 수 있으므로, SBT 강유전 박막의 두께를 500Å정도까지낮출수 있다.
도 2e에 도시된 바와 같이, 상기 제 3 강유전층(29) 상부에 500∼3000Å의 백금을 증착하여 상부전극(30)을 형성한다. 이러한 상부전극(30) 물질로 Pt, Ir, IrO2를 이용할 수 있다.
이어 500∼800℃, 산소 분위기에서 10∼60분동안 열처리를 실시하여 하부전극(26), 제1,2,3 강유전층(27,28,29), 상부전극(30)으로 이루어지는 강유전체 캐패시터의 전기적 특성을 향상시킨다.
도면에 도시되지 않았지만, 본 발명의 다른 실시예로 상기 제 1 강유전층 증착후 500∼700℃에서 바로 캐패시터의 SBT 강유전 박막을 증착할 수 있고, 또한 350∼450℃에서 캐패시터의 SBT 강유전 박막을 증착하는 2 단계 증착법을 이용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 3 단계 유기금속화학적기상증착(MOCVD) 공정을 통해 표면이 평활하고 균일한 입자 분포 및 조성 분포를 가지는 강유전 박막을 증착할 수 있으므로, 강유전 박막의 두께를 500Å 정도까지 낮출 수 있어 FeRAM의 집적도를 향상시킬 수 있다.

Claims (10)

  1. 강유전체 박막의 제조 방법에 있어서,
    핵생성밀도를 증가시키기 위하여 반도체 기판의 온도를 350∼450℃로 유지한 상태에서 유기금속화학적기상증착을 이용하여 스트론튬, 비스무스 및 탄탈륨으로 이루어진 그룹중에서 선택되는 적어도 하나를 함유하는 제 1 강유전체박막을 형성하는 제 1 단계;
    결정화 증가를 위해 동일 장치내에서 상기 반도체 기판의 온도를 500∼700℃로 승온시킨 상태에서 상기 제 1 강유전체 박막상에 스트론튬, 비스무스 및 탄탈륨으로 이루어진 그룹중에서 선택되는 적어도 하나를 함유하는 제 2 강유전체박막을 형성하는 제 2 단계;
    표면거칠기 증가를 억제하기 위하여 동일 장치내에서 상기 반도체 기판의 온도를 350∼450℃로 하강시킨 상태에서 상기 제 2 강유전체 박막상에 스트론튬, 비스무스 및 탄탈륨을 함유하는 제 3 강유전체 박막을 형성하는 제 3 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 박막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계는,
    0.1∼10Torr의 압력과 산소 분위기를 이용하여 상기 제 1 강유전체 박막으로서 SrTa2O6또는 Ta2O5또는 SrO층을 20∼100Å두께로 증착하는 것을 특징으로 하는 강유전체 박막의 제조 방법.
  3. 제 1 항에 있어서,
    제 2 단계는,
    0.1∼10Torr의 압력과 산소 분위기를 이용하여 상기 제 2 강유전체 박막으로서 SBT 또는 SBTN 또는 Bi2O3을 20∼100Å두께로 증착하는 것을 특징으로 하는 강유전체 박막의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 3 단계는,
    0.1∼10Torr의 압력과 산소 분위기를 이용하여 상기 제 3 강유전체 박막으로서 SBT 또는 SBTN을 200∼2000Å두께로 증착하는 것을 특징으로 하는 강유전체 박막의 제조 방법.
  5. 소정 공정이 완료된 반도체 기판 상부에 하부전극을 형성하는 제 1 단계;
    상기 반도체 기판의 온도를 350∼450℃로 유지한 상태에서 상기 하부전극상에 스트론튬, 비스무스 및 탄탈륨으로 이루어진 그룹중에서 선택되는 적어도 하나를 함유하는 제 1 강유전층을 형성하는 제 2 단계;
    상기 반도체 기판의 온도를 500∼700℃로 승온시킨 상태에서 상기 제 1 강유전층상에 스트론튬, 비스무스 및 탄탈륨으로 이루어진 그룹중에서 선택되는 적어도 하나를 함유하는 제 2 강유전층을 형성하는 제 3 단계;
    상기 반도체 기판의 온도를 350∼450℃로 하강시킨 상태에서 상기 제 2 강유전층상에 스트론튬, 비스무스 및 탄탈륨을 함유하는 제 3 강유전층을 형성하는 제 4 단계; 및
    상기 제 3 강유전층 상부에 상부전극을 형성하는 제 5 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 단계는,
    상기 반도체 기판 상부에 절연막을 증착하고 패터닝 및 식각 공정을 실시하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 반도체 기판 상부에 폴리실리콘을 증착하고 에치백하여 상기 콘택홀내에 폴리실리콘 플러그를 형성하는 단계;
    상기 폴리실리콘 플러그상에 티타늄을 증착하고 급속열처리하여 티타늄실리사이드를 형성하는 단계;
    상기 티타늄실리사이드를 포함한 반도체 기판 상부에 티타늄실리콘나이트라이드를 형성하는 단계;
    화학적기계적연마를 실시하여 상기 콘택홀 내부에만 티타늄실리콘나이트라이드가 남도록 제거하는 단계; 및
    상기 남아있는 티타늄실리콘나이트라이드를 포함한 반도체 기판 상부에 백금을 증착하여 상기 하부전극을 형성하는 단계
    를 포함하여 이루어지는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 2, 3, 4 단계는,
    동일 압력과 동일 가스 분위기에서 유기금속화학적기상증착을 이용하여 이루어짐을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 2 단계는,
    상기 제 1 강유전층으로서 SrTa2O6또는 Ta2O5또는 SrO층을 0.1∼10Torr, 산소 분위기에서 20∼100Å두께로 증착하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  9. 제 5 항에 있어서,
    제 3 단계는,
    상기 제 2 강유전층으로서 SBT 또는 SBTN 또는 Bi2O3을 0.1∼10Torr, 산소분위기에서 20∼100Å두께로 증착하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  10. 제 5 항에 있어서,
    상기 제 4 단계는,
    상기 제 3 강유전층으로서 SBT 또는 SBTN을 0.1∼10Torr, 산소 분위기에서 200∼2000Å두께로 증착하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
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