KR100549155B1 - 산화 비스무스의 생성 방법, 산화물막의 형성 방법, 및 반도체 소자의 캐패시터 구조의 제작 방법 - Google Patents

산화 비스무스의 생성 방법, 산화물막의 형성 방법, 및 반도체 소자의 캐패시터 구조의 제작 방법 Download PDF

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마사따까 스기야마
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소니 가부시끼 가이샤
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Abstract

저온에서 충분한 증기압을 가지며, 분해 온도가 높고, 기화·반송 과정에서 분해되기 어려우며, 장시간에 걸쳐 안정한 증기압을 유지할 수 있고, 퇴적 온도에서 석출 온도가 원료 공급 율속이며, 기상 중에서의 균일 핵 생성 반응이 일어나지 않는 재료를 이용하며, 기재 온도나 CVD법에서의 반응 압력의 영향을 강하게 받기 어려운 산화물막의 형성 방법을 제공한다.
산화물막 형성 방법은 비스무스알콕시드 화합물을 원료로 하여, CVD법으로 비스무스를 구성 원소로서 포함하는 산화물막을 형성한다. 산화물막은 Bi계 층상 구조 페로브스카이트형의 강유전체 재료로 바람직하게는 이루어지며, 보다 구체적으로는 산화물막은 Y1계 재료 (Bi2(Sr, Ba, Ca)(Ta, Nb)2O9)로 이루어지는 것이 바람직하다.
산화 비스무스, 산화물막, 캐패시터

Description

산화 비스무스의 생성 방법, 산화물막의 형성 방법, 및 반도체 소자의 캐패시터 구조의 제작 방법 {PROCESSES FOR PRODUCING BISMUTH OXIDES, FORMING OXIDE FILMS, AND MANUFACTURING CAPACITOR STRUCTURES OF SEMICONDUCTOR DEVICES}
도 1은 본 발명 방법의 실시에 적합한 MOCVD 장치의 개념도.
도 2a 및 도 2b는 트리부톡시비스무스 및 트리페닐비스무스를 이용하여 막형성시킨 Y1계 재료 (Bi2SrTa2O9)로 이루어진 산화물막의 막형성 특성을 나타낸 그래프.
도 3a 및 도 3b는 각각 실시 형태 3의 반도체 소자의 캐패시터 구조의 제작방법으로 제작된 반도체 소자의 모식적인 일부 단면도, 및 등가 회로도.
도 4a 및 도 4c는 실시 형태 3의 반도체 소자의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 5a 내지 도 5b는 도 4에 이어서, 실시 형태 3의 반도체 소자의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 6은 도 5에 이어서, 실시 형태 3의 반도체 소자의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 7a 내지 도 7c는 실시 형태 4의 반도체 소자의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 8a 및 도 8b는 도 7에 이어서, 실시 형태 4의 반도체 소자의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 9a 및 도 9b는 본 발명의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 10a 및 도 10b는 본 발명의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 11은 도 10에 이어서, 본 발명의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 12는 본 발명의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 13은 본 발명의 캐패시터 구조의 제작 방법을 포함하는 반도체 소자의 제작 방법을 설명하기 위한 반도체 기판 등의 모식적인 일부 단면도.
도 14는 강유전체의 P-E 히스테리시스 루프도.
<도면의 주요 부분에 대한 부호의 설명>
10, 12: 원료 용기
11, 13: 항온조
14, 15: 배관
20: MOCVD 반응실
22: 기재 스테이지
30: 기재
40: 반도체 기판
41: 소자 분리 영역
42: 게이츠 산화막
43: 게이트 전극
44: 소스·드레인 영역
45: 채널 영역
50: 절연층
51: 버퍼층
52: 하부 전극층
53: 강유전체층
54, 54A: 상부 전극층
60: 상층 절연층
61, 62, 63, 71: 개구부
64, 64A: 배선 재료층
65, 65A, 66, 66A, 67: 콘택트 플러그
68, 68A: 제1 배선층
69, 69A, 제2 배선층
70: 제2 절연층
[문헌 1] "Ferroelectric bismuth titanate films by hot wall matalorganic chemical vapor deposition", J. Si, et al., J. Appl. Phys. 73 (11), 1 June 1993, pp 7910-7913
[문헌 2] "Ferroelectric La-Sr-Co-O/Pb-Zr-Ti-O/La-Sr-Co-O heterostructure on silicon via template growth", R. Ramesh, et a1., App1. Phys. Lett. 63 (26), 27 December 1993, pp. 3592-3594
[문헌 3] "Template Approaches to Growth of Oriented Oxide Heterostructures on SiO2/Si, Journal Of Electronic Materials, Vo1. 23, No.1, 1994, pp. 19-23
본 발명은 산화 비스무스의 생성 방법, 산화물막의 형성 방법, 및 반도체 소 자의 캐패시터 구조의 제작 방법에 관한 것이다.
최근, 막형성 기술의 진보에 따라 강유전체 박막을 이용한 불휘발성 메모리셀의 응용 연구가 활발히 진행되고 있다. 이 불휘발성 메모리 셀은 강유전체 박막의 고속 분극 반전과 그 잔류 분극을 이용하는 고속 고쳐쓰기가 가능한 불휘발성 메모리 셀이다. 현재 연구되고 있는 강유전체 박막 불휘발성 메모리셀은 강유전체 캐패시터의 축적 전하량의 변화를 검출하는 방식과, 강유전체의 자발 분극에 의한 저항 변화를 검출하는 방식의 두 가지로 분류할 수 있다. 본 발명의 반도체 소자는 전자에 속한다.
강유전체 캐패시터의 축적 전하량의 변화를 검출하는 방식의 불휘발상 메모리 셀로서, 예를 들면 강유전체 캐패시터에 선택 트랜지스터를 첨가한 1 캐패시터 + 1 트랜지스터 구조를 갖는 불휘발성 메모리 셀을 들 수 있다. 강유전체 캐패시터는, 예를 들면 하부 전극과 상부 전극, 및 그것들 사이에 있는 강유전체 박막으로 구성되어 있다. 이 타입의 불휘발성 메모리 셀에서의 데이터 입력이나 판독은 도 14에 나타난 강유전체의 P-E 히스테리시스 루프를 응용하여 행해진다. 강유전체 박막에 외부 전기장을 가한 후, 외부 전기장을 제거했을 때, 강유전체 박막은 자발분극을 나타낸다. 그리고, 강유전체 박막의 잔류 분극은 플러스 방향의 외부 전기장이 인가되었을 때 +Pr로, 마이너스 방향의 외부 전기장이 인가되었을 때 -Pr로 된다. 여기에서, 잔류 분극이 +Pr의 상태 (도 14의「D」참조)인 경우를 "0"으로 하고, 잔류 분극이 -Pr의 상태 (도 14의「A」참조)인 경우를 "1"이라 한다.
"1" 또는 "0"의 상태를 판별하기 위해서, 강유전체 박막으로 예를 들면 플러스 방향의 외부 전기장을 인가한다. 이에 따라, 강유전체 박막의 분극은 도 14의「C」의 상태가 된다. 이 때, 데이터가 "0"이면, 강유전체 박막의 분극 상태는 「D」에서 「C」의 상태로 변화한다. 한편, 데이터가 "1"이면 강유전체 박막의 분극 상태는「A」에서 「B」를 경유하여「C」의 상태로 변화한다. 데이터가 "0"인 경우에는 강유전체 박막에 분극 반전은 생기지 않는다. 한편 데이터가 "1"인 경우에는 강유전체 박막에 분극 반전이 생긴다. 그 결과, 강유전체 캐패시터의 축적 전하량에 차이가 생긴다. 선택된 메모리 셀의 선택 트랜지스터를 온(on)으로 함으로써, 이 축적 전하를 신호 전류로서 검출한다. 데이터 판독 후, 외부 전기장을 "0"으로 하면, 데이터가 "0"일 때이든 "1"일 때이든, 강유전체 박막의 분극 상태는 도 14의 「D」상태로 되어 버린다. 그러므로, 데이터가 "1"인 경우, 마이너스 방향의 외부 전기장을 인가하여,「D」, 「E」라는 경로에서 「A」상태로 만들고, 데이터 "1"을 입력한다.
Bi계 층상 구조 페로브스카이트(perovskite)형 강유전체 재료로 이루어진 강유전체 박막(이하, 비스무스 층상 강유전체 박막이라고 하는 경우도 있음)은 종래의 PZT계의 강유전체 박막의 최대 결점이었던 퍼티그(fatigue) 현상 (데이터의 고쳐쓰기 반복에 의한 잔류 분극의 저하)을 볼 수 없으므로, 상기 불휘발성 메모리용의 강유전체 박막으로서 주목을 끌고 있다. 비스무스 층상 강유전체 박막을 이러한 불휘발성 메모리에 응용하는 경우, 그 박막 형성 기술의 개발이 불가결하다. 현재는 MOD (Metal Organic Decomposition)법 등의 스핀 코트법을 바탕으로, 양호 한 강유전 특성을 나타내는 강유전체 박막을 얻을 수 있는 것으로 되어 있다. 그러나, 고집적도의 메모리에 적용하기 위해서는, 단차 피복성, 막질, 균일상, 파티클 발생의 억제나 처리 속도가 뛰어난 MOCVD법의 개발이 강력히 요망되고 있다.
MOCVD용 소스 원료로서는,
(1) 저온에서 충분한 증기압을 가질 것,
(2) 분해 온도가 높고, 기화·반송 과정에서 분해되지 않을 것,
(3) 장시간에 걸쳐 안정한 증기압을 가질 것,
(4) 퇴적 온도에서 석출 속도가 원료 공급 율속(律速)이며, 기상 중에서의 균일 핵 생성 반응이 일어나지 않을 것 등의 특성이 요망된다. 그 밖에, 항상 포화 증기압의 상태에서 원료 가스가 공급되기 위해서는, 고체보다도 액체나 기체인 것이 바람직하며, 기상중에서의 소스 원료간에서의 반응이 없는 것도 요구되는 조건이다. 그러나, 비스무스 층상 강유전체 박막을 막형성하기 위한 시판 중인 MOCVD법 소스 원료는 이러한 여러 조건을 만족하는 것이 거의 없으며, 현재로는 MOCVD 장치를 연구하는 것으로 대처하고 있다.
비스무스 층상 강유전체 박막의 주 구성 원소인 비스무스의 MOCVD법 소스 원료로서는, 현재 하기 화학식 1의 트리페닐비스무스 및 그의 유사 화합물이 시판되고 있음에 불과하다.
Figure 112005010751452-pat00001
트리페닐비스무스는 고온에 있으면 분해를 수반하면서 기화한다. 그러므로, 안정한 증기량을 유지하기 위한 온도 제어가 어렵다. 예를 들면, 문헌 ["Ferroelectric bismuth titanate films by hot wall matalorganic chemical vapor deposition", J. Si, et al., J. Appl. Phys. 73 (11), 1 June 1993, pp. 7910-7913]에 의하면, 트리페닐비스무스의 충분한 증기압을 얻기 위해서는 원료용기의 온도를 165~170℃로 유지할 필요가 있다. 이와 같이 원료 용기를 고온으로 유지했을 경우, 이하와 같은 폐해가 생긴다.
(A) 장시간 고온에 노출됨으로써, 원료 용기 내의 트리페닐비스무스가 서서히 분해되기 때문에, 안정한 가스 공급을 지속하기가 곤란해진다.
(B) 효율적인 가스 공급을 행하고, 덧붙여 MOCVD 반응실로의 반송 과정에서 배관내에서의 재응집을 방지하기 위해서, 원료 용기나 배관 등의 MOCVD 장치 각부를 150~200℃로 가열할 필요가 있지만, 그를 위한 온도 제어나 온도 관리가 어렵다.
또한, 트리페닐비스무스는 비교적 안정한 물질이지만, 그 반면 반응성이 낮 기 때문에, MOCVD법에 의한 강유전체 박막의 막형성시 그 성분 농도를 증가시키기가 곤란하다. 나아가, 트리페닐비스무스 및 그 유사 화합물은 분자 내에 금속-산소 결함을 갖지 않기 때문에, 산화물막의 형성에는 유리하지 않다. 기재 표면에 산화물막인 강유전체 박막을 막형성하는 경우, 기재 표면에서의 반응 과정은 트리페닐비스무스의 분해 반응 뿐만 아니라 산소와의 반응 과정도 필요로 한다. 따라서, 이러한 소스 원료를 이용하는 경우, 외부에서 산화원을 가할 필요가 있다. 트리페닐비스무스를 이용한 산화 비스무스의 생성은 이하의 반응식 1의 과정을 거친다.
-Bi-C6H5 → -Bi- + C6H5-
-Bi- + O → -Bi-O-
즉, 트리페닐비스무스를 이용하여 산화 비스무스를 생성시키는 경우, 2단계의 반응을 거친다. 그 때문에, 산화 비스무스의 생성 또는 비스무스를 구성 원소로서 포함하는 산화물막의 형성은 기재 온도나 MOCVD 반응실 내의 반응 압력의 영향을 강하게 받기 쉽다.
따라서, 본 발명의 목적은 저온에서 충분한 증기압을 가지며, 분해 온도가 높고, 기화·반송 과정에서 분해되기 어려우며, 장시간에 걸쳐 안정한 증기압을 유지할 수 있으며, 퇴적 온도에서 석출 속도가 원료 공급 율속이고, 기상 중에서의 균일 핵 생성 반응이 일어나지 않는 재료를 이용하며, 기재 온도나 CVD법에서의 반응 압력의 영향을 강하게 받기 어려운, 산화 비스무스의 생성 방법, 산화물막의 형성 방법, 및 반도체 소자의 캐패시터 구조의 제작 방법을 제공하는 데에 있다.
상기 목적을 달성하기 위한 본 발명의 산화 비스무스의 생성 방법은 비스무스알콕시드 화합물을 원료로 하여, CVD법으로 산화 비스무스를 생성시키는 것을 특징으로 한다.
또는, 상기 목적을 달성하기 위한 본 발명의 산화물막의 형성 방법은 비스무스알콕시드 화합물을 원료로 하여, CVD법으로 비스무스를 구성 원소로서 포함하는 산화물막을 형성하는 것을 특징으로 한다. 비스무스알콕시드 화합물의 구성식을 이하의 화학식 2에 나타낸다.
Figure 112005010751452-pat00002
또한, 산소와 결합한 알킬기 (R)로 비교적 탄소수가 많은 알킬기 (예를 들면, 탄소수 3~6)를 이용하여, 분자간의 중합을 방지함과 함께, 휘발성을 향상시키는 것이 바람직하다. 알킬기로는, C(CH3)3, CH2C(CH3)3, CH(CH3)2, (CH2)2C(CH3) 등을 예시할 수 있다.
또는, 상기 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 구조의 제작 방법은
(가) 기재 위에 하부 전극층을 형성하는 공정과,
(나) 이 하부 전극층 위에, 비스무스알콕시드 화합물을 원료로 하여, CVD법으로 비스무스를 구성 원소로서 포함하는 강유전체 박막을 형성하는 공정과,
(다) 이 강유전체 박막 위에 상부 전극층을 형성하는 공정
으로 이루어진 것을 특징으로 한다.
본 발명의 강유전체 박막의 형성 방법 또는 반도체 소자의 캐패시터 구조의 제작 방법에서는, 산화물막 또는 강유전체 박막은 Bi계 층상 구조 페로브스카이트형의 강유전체 재료로 구성할 수 있다. 구체적으로는, 강유전체 박막은 Bi2SrTa2O9, Bi2SrNb2O9, Bi2BaTa2O9, Bi4SrTi4O15, Bi4Ti3O12, Bi2SrTaXNb2-XO9, Bi2PbTa2O9 등을 예시할 수 있는데, 그 중에서도, 강유전체 박막은 Y1계 재료 (Bi2(Sr, Ba, Ca) (Ta, Nb)2O9) 로 이루어지는 것이 바람직하고, 나아가 Y1계 재료는 Bi2SrTa2O9로 이루어지는 것이 바람직하다.
본 발명에서는, CVD용 소스 원료로서, 분자 내에 산소를 갖는 비스무스알콕시드 화합물 (Bi(OR)3, 여기서 R은 알킬기)을 이용하므로, 산화물, 산화물막 또는 강유전체 박막 (이하, 총칭하여 산화물 등이라고 하는 경우도 있다)을 용이하게 생성 또는 형성할 수 있다. 이것은 하기의 반응식 2에 나타낸 바와 같이, 비스무스알콕시드 화합물 중의 산소 원자가 산화물의 네트워크에 도입되기 쉽기 때문이며, 외부로부터 산소원을 가하지 않고도 산화물 등의 생성 또는 형성이 가능해진다.
-Bi-O-R- → -Bi-O- + R
따라서, 유기 금속 화합물로부터의 산화물 등의 생성 또는 형성은 1단계의 반응으로 완료된다. 산화물 등을 생성 또는 형성하는 경우, 트리페닐비스무스와 비교하여, 분명히 분자내에 산소 원자를 포함하는 비스무스알콕시드 화합물 쪽이 CVD용 소스 원료로서 유효하다. 이와 같은 비스무스알콕시드 화합물을 이용함으로써, 원하는 조성을 갖는 산화물막 또는 강유전체 박막을 얻기 위한 CVD 조건 (온도나 압력 등)의 허용 범위를 넓히는 것이 가능해진다. 나아가 그 반응성이 높다는 것을 바탕으로, 보다 저온에서 산화물 등을 생성 또는 형성할 수 있다.
<발명의 실시 형태>
이하, 도면을 참조하여, 발명의 실시 형태 (이하, 단순히 실시 형태라 한다) 를 바탕으로 본 발명을 설명하겠다.
<실시 형태 1>
실시 형태 1은 트리페닐비스무스 [Bi(OC(CH3)3)3]을 이용하여 산화 비스무스박막을 CVD법 (보다 구체적으로는 MOCVD법)으로 막형성하는 방법에 관한 것이다.
MOCVD 장치는 도 1에 개념도를 나타낸 바와 같이, 스테인레스스틸제의 원료 용기 (10,12), MOCVD 반응실 (20), 원료 용기 (10,12)와 MOCVD 반응실 (20)을 연결하는 스테인레스스틸제의 배관 (14,15)로 구성되어 있다. 원료 용기 (10,12)는 항 온조 (11, 13) 내에 수납되며, 원료 용기 (10, 12) 내의 소스 원료를 원하는 온도로 유지할 수 있는 구조로 되어 있다. 배관 (14, 15)에는, 히터 등의 가열 수단(도시하지 않음)이 배설되고, 배관 내를 흐르는 원료 가스를 원하는 온도로 유지할 수 있다. MOCVD 반응실 (20) 내에 도입된 원료 가스는 가스 분사 노즐 (21)을 통하여, 기재 스테이지 (22) 위에 탑재된 기재 (30)에 분사된다. 이에 따라, 기판 (30)의 표면에는 박막이 막형성된다. 또한, 기재 스테이지 (22)에는 히터(도시하지 않음)가 도입되어 있고, 기재 (30)을 원하는 온도로 가열 가능하다. MOCVD 반응실 (20) 안은 진공 펌프 (23)에 의해 배기된다.
MOCVD법의 실시에서는, 스테인레스스틸제의 원료 용기 (10)에 충전된 트리부톡시비스무스를 80~110℃로 가열한다. 이 원료 용기 (10)에 유량 50~100 cc의 아르곤 가스를 도입하고, 가열 감압 하에서 트리부톡시비스무스를 승화시킨다. 이 때, 110℃를 넘어 가열하면, 승화와 함께 미량의 트리부톡시비스무스의 분해를 생기게 하므로, 트리부톡시비스무스의 가열 온도는 110℃를 넘지 않도록 한다. 그리고, 약 110℃로 유지한 배관 (14)에 승화한 트리부톡시비스무스를 도입하고, MOCVD 반응실 (20)으로 보낸다. 또한, 종래의 트리페닐비스무스를 이용하는 경우에는, 원료 용기의 온도를 165~170℃로 하고, 배관의 온도를 180~200℃로 유지할 필요가 있다.
그리고, 기재 스테이지 (22) 위에 탑재되고, 400~800℃, 바람직하게는 450~650℃로 유지된 기재 (30) 위에, 산소 가스 및 희석용 아르곤 가스와 함께, 트리부톡시비스무스를 함유하는 가스를 도입하면, 기재 (30) 위에 산화 비스무스가 성장한다. 실리콘 반도체 기판, SiO2, 백금 (Pt) 등의 기재 (30) 위에 산화 비스무스를 성장시킬 수 있다. 한편, 종래 재료인 트리페닐비스무스를 사용하는 경우에는, 백금으로 이루어진 기판 위에 산화 비스무스를 막형성 할 수 있는데, 실리콘 반도체 기판이나 SiO2 위에 산화 비스무스를 막형성 할 수는 없다. 이 점에 관해서도, 트리부톡시비스무스를 소스 원료로서 사용하는 것은 커다란 이점이 된다. 또한, 트리부톡시비스무스 및 트리페닐비스무스의 물성의 비교를 이하의 표 1에 나타냈다.
트리부톡시비스무스 트리페닐비스무스
분해 온도 100℃ 78℃
기화 온도 80~110℃ 150~160℃
기화 방법 승화 증발 (버블링)
증기압 13 Pa (100℃)
<실시 형태 2>
실시 형태 2는 본 발명의 산화물막의 형성 방법에 관한 것이다. 보다 구체적으로는, 트리부톡시비스무스를 이용하는, MOCVD법에 의한 Y1계 재료 (Bi2SrTa2O9)로 이루어진 강유전체 박막인 산화물막의 형성 방법을 설명한다.
실시 형태 1과 마찬가지로, 스테인레스스틸제의 원료 용기 (10)에 충전된 트리부톡시비스무스를 80~100℃로 가열한다. 이 원료용기 (10)에 유량 50~100 cc의 아르곤 가스를 도입하고, 가열 감압하에서 트리부톡시비스무스를 승화시킨다. 그리고, 약 110℃로 유지한 배관 (14)에 승화한 트리부톡시비스무스를 도입하고, MOCVD 반응실 (20)으로 보낸다. 한편, 다른 원료 용기 (12)에 충전된 탄탈펜타에톡시 [Ta(OC2H5)5]를 120℃로 가열하고, 유량 50~100 cc의 아르곤 가스로 버블링한다. 기화한 탄탈펜타에톡시를 130℃로 가열한 스테인레스스틸제의 배관 (15)에 도입하고, MOCVD 반응실 (20)으로 반송한다. 그리고, 다른 원료 용기(도시하지 않음)에 충전된 스트론튬디피발로일 메탄테트라에틸렌펜타아민 (C38H84O4N10Sr)을 150℃로 가열하고, 유량 50~100cc의 아르곤 가스로 버블링한다. 기화한 스트론튬 DPM 테트라에틸렌펜타아민을 160℃로 가열한 스테인레스스틸제의 배관(도시하지 않음)에 도입하고, MOCVD 반응실 (20)으로 반송한다. 400~800℃, 바람직하게는 450~700℃로 유지된 백금 (Pt)으로 이루어진 기판 (30) 위에 산소 및 희석용 아르곤 가스와 함께, 상기 3종의 소스 원료, 즉 트리부톡시비스무스, 탄탈펜타에톡시드 및 스트론튬 DPM 테트라에틸렌펜타아민을 동시에 기재 (30)의 표면에 도입하면, Bi, Sr 및 Ta로 이루어진 산화물막이 기재 (30)의 표면에 형성된다. 원하는 조성 (Bi/Sr/Ta=2/1/2)을 얻기 위해서는, 원료 용기에 도입하는 아르곤 가스의 유량이나 원료 용기의 가열 온도를 조정하여, 각 소스 원료의 MOCVD 반응실 (20)으로의 공급량을 제어하면 좋다. 이에 따라, Bi2SrTa2O9로 이루어진 강유전체 박막인 산화물막을 형성할 수 있다.
트리부톡시비스무스 및 트리페닐비스무스를 이용하여 막형성한 Y1계 재료(Bi2SrTa2O9)로 이루어진 산화물막의 막형성 특성을, 도 2a 및 도 2b에 나타냈다. 구체적으로는, 도 2a에는, 산화물막 중의 Sr 농도를 1로 했을 때의 Bi 농도의 기재온도 의존성을 나타냈다. 또한, 도 2b에는 산화물막 중의 Sr 농도를 1로 했을 때의 Bi 농도의 MOCVD 반응실 내의 압력 의존성을 나타냈다. 또한, 실선은 트리부톡시비스무스의 경우를 나타내며, 점선은 트리페닐비스무스의 경우를 나타낸다.
도 2a 및 도 2b에서, 트리페닐비스무스를 이용하는 경우, 기재 온도 및 MOCVD 반응실내 압력의 영향을 크게 받고 있다는 것을 알 수 있다. 한편, 트리부톡시비스무스를 이용하는 경우, 기재 온도 및 MOCVD 반응실 내의 압력의 영향은 작다. 따라서, 원하는 Bi를 구성 원소로서 포함하는 산화물막을 막형성하는 경우, 트리페닐비스무스를 사용하는 경우보다도 트리부톡시비스무스를 사용하는 것이, CVD법에서의 기재 온도나 반응 압력 등의 변동 허용 범위를 크게 할 수 있어, 산화물막의 조성 제어가 용이해진다. 따라서, 트리부톡시비스무스를 소스 원료로서 이용하면, 재현성 좋게 산화물막을 형성할 수 있다.
<실시 형태 3>
실시 형태 3은 비스무스알콕시드 화합물을 원료로 하여, CVD법으로 비스무스를 구성 원소로서 포함하는 강유전체 박막을 형성하는 공정을 포함하는, 본 발명의 반도체 소자의 캐패시터 구조의 제작 방법에 관한 것이다. 강유전체 박막은 Y1계 재료인 Bi2SrTa2O9로 이루어지고, 반도체 소자는 상술한 불휘발성 메모리 셀 (이른바 FERAM)로 이루어진다.
실시 형태 3의 반도체 소자의 캐패시터 구조의 제작 방법을 바탕으로 제작된 반도체 소자의 모식적인 일부 단면도를 도 3a에 나타냈다. 또한, 반도체 소자의 등가 회로를 도 3b에 나타냈다. 이 반도체 소자는 하부 전극층 (52), 비스무스층 상 강유전체 박막으로 이루어진 강유전체 박막 (53) 및 하부 전극층 (54)가 적층된 캐패시터 구조를 갖는다. 강유전체 박막 (53)은 Bi2SrTa2O9로 이루어진 비스무스를 구성 원소로 한 산화물막으로 구성되어 있다.
보다 구체적으로는, 이 반도체 소자는 실리콘 반도체 기판 (40)에 형성된 소스·드레인 영역 (44) 및 채널 영역 (45)와, 이 채널 영역 (45)의 위쪽에 형성된게이트 전극 (43)과, LOCOS 구조를 갖는 소자 분리 영역 (41)과, 게이트 전극 (43) 아래에 형성된 게이트 산화막 (42)로 이루어진다. 이러한 소스·드레인 영역(44), 채널 영역 (45) 및 게이트 전극 (43)에 의해, 이른바 선택 트랜지스터가 구성되어 있다. 또한, 게이트 전극 (43)은 워드선을 겸하고 있는데, 예를 들면 폴리실리콘, 또는 폴리사이드나 금속 실리사이드로 구성되어 있다. 그리고, 소스·드레인 영역 (44) 및 게이트 전극 (43)은 절연층 (50)에 의해 피복되어 있다. 절연층 (50)은 예를 들면 BPSG로 이루어진다.
이 반도체 소자의 캐패시터 구조에서는, Pt (백금)으로 이루어진 하부 전극층 (52)가, BPSG로 이루어진 절연층 (50) 위에 형성되어 있다· 또한, 비스무스 층상 강유전체 박막인 Bi2SrTa2O9로 이루어진 강유전체 박막 (53)이 하부 전극층 (52)위에 형성되어 있다. 또한, Pt로 이루어진 상부 전극층 (54)가 강유전체 박막(53) 위에 형성되어 있다.
절연층 (50), 하부 전극층 (52) 및 상부 전극층 (54) 위에는, 예를 들면 BPSG로 이루어진 상층 절연층 (60)이 형성되어 있다. 그리고, 한쪽의 소스·드레인 영역 (44) (예를 들면 소스 영역) 위쪽의 절연층 (50) 및 상층 절연층 (60)에는, 콘택트 플러그 (65)가 형성되어 있으며, 이 콘택트 플러그 (65)는 그 저부에서 한쪽의 소스·드레인 영역 (44)와 전기적으로 접속되어 있다. 하부 전극층 (52)의 위쪽의 상층 절연층 (60)에도, 콘택트 플러그 (66)이 형성되어 있다. 그리고, 하부 전극층 (52)는 콘택트 플러그 (66), 제1 배선층 (68) 및 콘택트 플러그 (65)를 통하여, 한쪽의 소스·드레인 영역 (44)에 전기적으로 접속되어 있다. 또한, 상부 전극층 (54) 위쪽에 형성된 콘택트 플러그 (67)을 통하여, 상부 전극층 (54)는 제2 배선층 (69)와 전기적으로 접속되어 있다. 제2 배선층 (69)는 플레이트선에 해당한다.
다른쪽의 소스·드레인 영역 (44) (예를 들면 드레인 영역)은 비트 콘택트부(도시하지 않음)를 통하여 비트선(도시하지 않음)과 전기적으로 접속되어 있다.
실시 형태 3에서의 반도체 소자의 제조 방법을 반도체 기판 등의 모식적인일부 단면도인 도 4∼도 6을 참조하여 이하에 설명하겠다.
[공정-300]
우선, 실리콘 반도체 기판 (40)에, 공지된 방법을 바탕으로 LOCOS 구조를 갖는 소자 분리 영역 (41)을 형성한다. 이어서, 반도체 기판 (40)의 표면을 산화하여 게이트 산화막 (42)를 형성한다. 그리고, 폴리실리콘층을 예를 들면 CVD법으로 전면에 퇴적시킨 후, 포토리소그래피 기술 및 에칭 기술에 의해 폴리실리콘층을 패터닝하여, 폴리실리콘으로 이루어진 게이트 전극 (43)을 형성한다. 또한, 이 게이트 전극 (43)은 워드선을 겸하고 있다. 이어서, 불순물 이온의 이온 주입 및 주입된 불순물의 활성화 처리를 하여, 소스·드레인 영역 (44) 및 채널 영역 (45)를 형성한다.
[공정-310]
다음으로, 반도체 기판 (40) 위에, 예를 들면 BPSG로 이루어진 절연층 (50) (기재에 해당함)을 CVD법으로 형성한다. 이렇게 하여, 도 4a에 나타낸 구조를 얻을 수 있다. 또한, BPSG로 이루어진 절연층 (50)의 막형성 후, 질소 가스 분위기 중에서 예를 들면 900℃×20분간, 절연층 (50)을 리플로우시키는 것이 바람직하다. 나아가, 필요에 따라 예를 들면 화학적 기계적 연마법 (CMP법)으로 절연층 (50)의 꼭대기면을 화학적 및 기계적으로 연마하여 절연층 (50)을 평탄화하거나, 에칭법으로 절연층 (50)을 평탄화하는 것이 바람직하다. 절연층 (50)의 막형성 조건을 이하에 나타낸다.
사용 가스: SiH4/PH3/B2H6
막형성 온도: 400℃
반응 압력: 보통 압력
[공정-320]
다음으로, 기재에 해당하는 절연층 (50) 위에, 하부 전극층 (52)를 형성한 즉, 절연층 (50) 위에 RF 마그네트론 스펏터법으로 Pt로 이루어진 하부 전극층 (52)를 퇴적시킨다. 하부 전극층 (52)의 두께를 0.1∼0.2㎛으로 한다 (도 4b참조). 그 후, 예를 들면 이온 밀링 기술을 이용하여 하부 전극층 (52)를 원하는 형상으로 패터닝한다. RF 마그네트론 스펏터 조건을 이하에 예시한다.
애노드 전압: 2.6 kV
입력 전력: 1.1∼1.6 W/cm
프로세스 가스: Ar/O2=90/10
압력: 0.7 Pa
막형성 온도: 600∼750℃
퇴적 속도: 5∼10 mm/분
[공정-330]
그 후, 하부 전극층 (52) 위에, 비스무스알콕시드 화합물을 원료로 하여, CVD법으로 비스무스를 구성 원소로서 포함하는 강유전체 박막 (53)을 형성한다. 구체적으로는, 실시 형태 2에서 설명한 강유전체 박막의 형성 방법과 같은 조건으로, 트리부톡시비스무스를 원료 가스로서 사용한 MOCVD법에서, 하부 전극층 (52) 위에 비스무스 층상 강유전체 박막인 Bi2SrTa2O9로 이루어진 강유전체 박막 (53)을 막형성한다(도 4c 참조). 또한, 후술하는 실시 형태 4의 [공정-420]과 같은 방법으로, 티탄산 비스무스로 이루어진 강유전체 박막 (53)을 막형성해도 좋다.
[공정-340]
그 후, 강유전체 박막 (53) 위에 상부 전극층 (54)를 형성한다. 상부 전극층 (54)는 Pt로 이루어지며, [공정-320]과 같은 방법으로 막형성할 수 있다.
[공정-350]
다음으로, 예를 들면, 이온 밀링 기술을 이용하여 Pt로 이루어진 상부 전극층 (54)를 원하는 형상으로 패터닝하고, 다시 RIE법으로 강유전체 박막 (53)을 패터닝한다. 이렇게 하여, 도 5a에 나타내는 캐패시터 구조를 얻을 수 있다.
[공정-360]
다음으로, 절연층 (50), 하부 전극층 (52) 및 상부 전극층 (54) 위에, 예를들면 BPSG로 이루어진 상층 절연층 (60)을 형성한다. 또한, 상층 절연층 (60)의 형성 후, 상층 절연층 (60)을 평탄화 처리하는 것이 바람직하다. 그리고, 한쪽의 소스ㆍ드레인 영역 (44) 위쪽의 절연층 (50) 및 상층 절연층 (60)에, 포토리소그래피 기술 및 에칭 기술을 사용하여, 개구부 (61)을 형성한다. 또한, 하부 전극층 (52) 위쪽 및 상부 절연층 (54) 위쪽의 상부 절연층 (60)에도 개구부 (62,63)을 형성한다(도 5b 참조).
[공정-370]
그리고, 각 개구부 (61,62,63) 내를 포함하는 상층 절연층 (60) 위에, 예를들면 Ti층 및 TiN층을 스펏터법으로 막형성한 후, TiN층 위에 알루미늄계 합금 (예를 들면 A1-1% Si)으로 이루어진 배선 재료층 (64)를 이른바 고온 알루미늄 스펏터법으로 형성한다 (도 6 참조). Ti층, TiN층 및 알루미늄계 합금으로 이루어진 배선 재료층의 막형성 조건을 이하에 예시한다. 또한, Ti층 및 TiN층을 형성하는 이유는 오믹 저콘택트 저항을 얻는 것, 알루미늄계 합금으로 이루어진 배선 재료층에 의한 반도체 기판 (40)의 손상 발생의 방지, 알루미늄계 합금의 젖음성 개선을 위해서이다.
Ti층 (두께: 20 nm)
프로세스 가스: Ar=35 sccm
압력: 0.52 Pa
RF 파워: 2 kW
기판의 가열: 없음
TiN층 (두께: 1OO nm)
프로세스 가스: N2/Ar=100/35 sccm
압력: 1.02 Pa
RF 파워: 6 kW
기판의 가열: 없음
알루미늄계 합금으로 이루어진 배선 재료층
프로세스 가스: Ar=100 sccm
압력: 0.26 Pa
RF 파워: 15 kW
기판 가열 온도: 475℃
이렇게 하여, 개구부 (61,62,63)에는, 알루미늄계 합금이 채워져, 콘택트 플러그 (65,66,67)이 형성된다 (도 6 참조). 또한, 도 3 및 도 6에서는, TiN층 및 Ti층의 도시는 생략했다. 그 후, 상층 절연층 (60)상의 배선 재료층 (64), TiN층,Ti층을 패터닝하여, 제1 배선층 (68), 제2 배선층 (69)를 형성한다(도 3a 참조).
알루미늄계 합금으로 이루어진 배선 재료층의 막형성을 이른바 고온 알루미늄 스펏터법으로 했는데, 이와 같은 막형성 방법에 한정되는 것이 아니라, 이른바고온 리플로우법이나 고압 리플로우법으로 할 수도 있다. 고온 리플로우법에서는,이하에 예시하는 조건으로 알루미늄계 합금으로 이루어진 배선 재료층을 상층 배선층 (60) 위에 퇴적시킨다.
프로세스 가스: Ar=100 sccm
DC 파워: 20 kW
스펏터 압력: 0.4 Pa
기판 가열 온도: 150℃
그 후, 반도체 기판 (40)을 약 500℃로 가열한다. 이에 따라, 상층 절연층(60) 위에 퇴적된 알루미늄계 합금으로 이루어진 배선 재료층은 유동 상태가 되어,개구부 (61,62,63) 내에 유입되고, 개구부 (61,62,63)은 알루미늄계 합금으로 확실히 채워져, 콘택트 플러그 (65,66,67)이 형성된다. 한편, 상층 절연층 (60) 위에는 알루미늄계 합금으로 이루어진 배선 재료층이 남는다. 가열 조건을 예를 들면 이하와 같이 할 수 있다.
가열 방식: 기판 이면 가스 가열
가열 온도: 500℃
가열 시간: 2분
프로세스 가스: Ar=100 sccm
프로세스 가스 압력: 1.1×1O3 Pa
여기에서, 기판 이면 가스 가열 방식이란, 반도체 기판 (40)의 이면에 배치된 히터 블록을 소정의 온도 (가열 온도)로 가열하고, 히터 블록과 반도체 기판(40)의 이면 사이에 프로세스 가스를 도입함으로써 반도체 기판 (40)을 가열하는 방식이다. 가열 방식으로서는, 이 방식 이외에도 램프 가열 방식 등을 이용할 수 있다.
고온 리플로우법 대신에 고압 리플로우법을 채용할 수도 있다. 이 경우, 이하에 예시하는 조건으로 리플로우 처리를 한다.
기판 가열 은도: 400℃
가열 시간: 2분
가열 분위기: 아르곤 가스
분위기 압력: 1O6 Pa 이상
실시 형태 3에서는, 하부 전극층을 Pt로 구성하는 대신에, 예를 들면 페로브스카이트 구조를 갖는 La-Sr-Co-0 (LSCO) 단독, 또는 아래부터 LSC0/Pt의 2층으로 구성할 수도 있다. 이 경우의 펄스 레이저 어블레이션법에 의한 LSCO의 막형성 조건을 이하에 예시한다.
타겟: LSCO
사용 레이저: KrF 엑시머 레이저 (파장 248 nm, 펄스폭 25 n초, 3Hz)
출력 에너지: 400 mJ (1.l J/cm2)
막형성 온도: 550∼600℃
산소 분압: 40∼120 Pa
<실시 형태 4>
실시 형태 4는 본 발명의 산화물막의 형성 방법, 및 반도체 소자의 캐패시터 구조의 제작 방법에 관한 것이다.
강유전체 캐패시터의 축적 전하량의 변화를 검출하는 방식의 불휘발성 메모리 셀에서는, 강유전체 박막의 잔류 분극 ±Pr을 어떻게 높이며, 잔류 분극 ±Pr을높은 상태로 유지하는가가 매우 중요한 기술적 과제이다. 강유전체 박막의 잔류 분극 ±Pr을 높게 함으로써, "0" 또는 "1"의 데이터 중 어느 데이터를 반도체 메모리 셀이 유지하고 있는가를 보다 용이하며 확실히 검출하는 것이 가능해진다. 그것을 위해서는, 하부 전극층 위에 강유전체 박막을 에피택셜(epitaxial) 성장시킬 필요가 있다.
하부 전극층 (52)를 Pt (100)으로 구성하는 경우, Pt (100)의 격자면 간격은 예를 들면 Bi2SrTa2O9, Bi4SrTi4O15, Bi2SrTi2O9 등의 격자면 간격과 정합하고 있다. 따라서, Pt (100) 위에는 이러한 강유전체 재료를 에피택셜 성장시킬 수 있으며, Pt (100) 위에 막형성된 이러한 강유전체 박막의 잔류 분극 ±Pr을 높게 하는 것이가능하다. 그러나, Pt (100)을 PBSG 등의 무정형 재료로 이루어진 절연층 (50) 위에 형성할 수는 없다. 그러므로, 이러한 강유전체 박막의 잔류 분극 ±Pr을 높게할 수 없다고 하는 문제가 있다.
예를 들면, 문헌 ["Ferroelectric La-Sr-Co-O/Pb-Zr-Ti-O/La-Sr-Co-O
heterostructure on silicon via template growth", R. Ramesh, et a1., App1. Phys. Lett. 63 (26), 27 December 1993, pp. 3592-3594] (이하, 문헌 2라 함), 문헌 ["Template Approaches to Growth of Oriented Oxide Heterostructures on SiO2/Si, Journal Of Electronic Materials, Vo1. 23, No.1, 1994, pp. 19-23] (이하, 문헌 3이라 함)에는, 실리콘 기판 위 또는 실리콘 기판 위에 형성된 SiO2 위에이트륨 (Y)를 첨가한 안정화 지르코니아 (이하, YSZ라 함), c축으로 배향한 페로브스카이트 구조를 갖는 티탄산 비스무스 (BTO)로 이루어진 템플레이트층, 페로브스카이트 구조를 갖는 La-Sr-Co-O (LSCO)로 이루어진 하부 전극층, PLZT로 이루어진강유전체 박막, LSCO로 이루어진 상부 전극층으로 구성된 강유전체 캐패시터가 개시되어 있다. BTO로 이루어진 템플레이트층을 마련하지 않는 경우, 즉, YSZ 또는 SiO2 위에 직접 LSCO/PLZT/LSCO를 형성하는 경우, LSCO/PLZT/LSCO는 [110] 방위를 가지며, 이 상태에서는 PLZT는 낮은 잔류 분극 밖에 나타내지 않는다. 그런데, BTO로 이루어진 템플레이트층을 형성하는 경우, LSCO/PLZT/LSCO는 [OO1] 방위를 가지며, 이 상태에서는 PLZT는 높은 잔류 분극을 나타낸다.
이러한 문헌 2 및 문헌 3에 나타난 하부 전극을 구성하는 재료인 LSCO의 실온에서의 비저항율은 90∼200 μΩcm으로 높은 값이며, 가능한 한 비저항율이 낮은재료, 예를 들면 Pt {1O0}으로 하부 전극을 구성하는 것이 바람직하다. BTO의 격자정수는 a=5.41 옹스트롬, b=5.43 옹스트롬, c=32.82 옹스트롬이다. 또한, 백금 Pt는 면심 입방 구조를 가지며, 격자 정수는 a=b=c=3.92 옹스트롬이다. 즉, BTO의(110) 격자면 간격은 Pt {1O0}의 격자면 간격과 거의 같다. 따라서, c축에 배향한BTO로 이루어진 템플레이트층 (이하, 버퍼층이라 함) 위에 Pt로 이루어진 하부 전극층을 형성하면, 하부 전극층은 Pt {1O0}으로 구성될 수 있다.
Bi계 층상 구조 페로브스카이트형의 강유전체 재료의 a축 및 b축의 격자 정수 (단위:옹스트롬) 및 (110) 격자면 간격 (단위: 옹스트롬)을 이하에 예시하는데, 이러한 값은 Pt {1O0}의 격자면 간격과 거의 일치하고 있다.
강유전체 재료명 격자 정수 격자면 간격
Bi2SrTa2O9 5.512 3.898
Bi2SrNb2O9 5.500 3.889
Bi2BaTa2O9 5.556 3.929
Bi4SrTi4O15 5.420 3.833
일반적으로, Pt {100}으로 이루어진 하부 전극층의 격자면 간격과, 강유전체 박막을 구성하는 재료의 격자면 간격의 차이가 3% 이내라면, 하부 전극층 위에 강유전체 박막을 에피택셜 성장시킬 수 있다. 따라서, Pt {100}으로 이루어진 하부 전극층 위에, Bi계 층상 구조 페로브스카이트형의 강유전체 재료로 이루어진 강유전체 박막을 에피택셜 성장시킬 수 있다. 그 결과, 하부 전극층 위에 형성된 강유전체 박막에는 높은 잔류 분극 ±Pr을 부여할 수 있어, 우수한 성능을 갖는 반도체 소자를 제작하는 것이 가능해진다.
또한, 백금의 비저항율은 15∼20 μΩcm이며, LSC0보다 저항이 낮기 때문에, 반도체 소자에서는 바람직한 재료이다.
실시 형태 3에서 설명한 반도체 소자에서는, 기재에 해당하는 절연층 (50) 위에 Pt로 이루어진 상부 전극층 (52)를 형성했다. 이에 대하여, 실시 형태 4에서는, 반도체 소자는 하부 전극층 (52), Bi계 층상 구조 페로브스카이트형의 강유전체 박막 (53) 및 상부 전극층 (54)가 적층된 캐패시터 구조, 및 하부 전극층 (52)아래에 형성된 Bi계 층상 구조 페로브스카이트형의 버퍼층 (51) (기재에 해당함)을가지며, 이 버퍼층 (51)은 비스무스를 구성 원소로 하는 산화물막으로 구성되어 있다. 실시 형태 4의 반도체 소자의 캐패시터 구조의 형성 방법을 바탕으로 제작된 반도체 소자의 모식적인 일부 단면도를 도 8b에 나타낸다.
실시 형태 4의 반도체 소자의 캐패시터 구조에서는, 보다 구체적으로는 기재에 층으로 삼는 버퍼층 (51)이 BPSG로 이루어진 절연층 (50) 위에 형성되어 있다. 버퍼층 (51)은 c축에 배향된 Bi계 층상 구조 페로브스카이트형의 Bi4Ti3O12 (BTO)로 이루어진 산화물막으로 구성되어 있다. 또한, Pt {100}으로 이루어진 하부 전극층(52)가 버퍼층 (51) 위에 형성되어 있다. 또한, 에피택셜 성장으로 하부 전극층(52) 위에 형성된 강유전체 박막 (53)은 실시 형태 4에서도, Bi2SrTa2O9로 이루어진다. 또한, Pt {100}으로 이루어진 상부 전극층 (54)가 강유전체 박막 (53) 위에 형성되어 있다. 이러한 점을 제외하고, 실시 형태 4의 반도체 소자의 구조는 실시형태 3의 반도체 소자의 구조와 실질적으로 동일하다. 실시 형태 4의 반도체 소자의 캐패시터 구조의 형성 방법을 포함하는 반도체 소자의 제조 방법을 반도체 기판등의 모식적인 일부 단면도인 도 7 및 도 8을 참조하여, 이하에 설명하겠다.
[공정-400]
우선, 실시 형태 3의 [공정-300]과 마찬가지로, 실리콘 반도체 기판으로 이루어진 반도체 기판 (40)에, 공지된 방법을 바탕으로 소자 분리 영역 (41), 게이트 산화막 (42), 게이트 전극 (43), 소스·드레인 영역 (44) 및 채널 영역 (45)를 형성한다.
[공정-410]
다음으로, 실시 형태 3의 [공정-310]과 마찬가지로, 반도체 기판 (40) 위에,무정형 재료로 이루어진 절연층 (50)을 형성한다. 즉, 예를 들면, 무정형 재료인 BPSG로 이루어진 절연층 (50)을 예를 들면 CVD법으로 전면에 퇴적시킨다. 이렇게 하여 7a에 나타낸 구조를 얻을 수 있다.
[공정-420]
다음으로, 절연층 (50) 위에, 비스무스알콕시드 화합물을 원료로 하여 CVD법으로 비스무스를 구성 원소로서 포함하는 산화물막인 버퍼층 (51) (기재에 해당함) 을 형성한다. 구체적으로는, 이하에 설명하는 산화물막의 형성 방법으로, 티탄산 비스무스 Bi4Ti3O12로 이루어지며, 고배향성을 갖는 (즉, c축으로 배향한) 버퍼층 (51)을 절연층 (50) 위에 막형성한다 (도 7b참조). 버퍼층 (51)의 두께를 0.01∼0.02 ㎛으로 했다.
도 1에 나타낸 바와 같이, 버퍼층 (51)의 막형성시에는, 트리부톡시비스무스를 원료 용기 (10)에 충전하고, 원료 용기 (10) 내의 트리부톡시비스무스를 80∼110℃로 가열한다. 유량 50∼100 cc의 아르곤 가스를 원료 용기 (10) 내에 도입하고, 가열 감압하에서 트리부톡시비스무스를 승화시킨다. 그리고, 약 11O℃로 유지한 배관 (14)를 통하여, 기화된 트리부톡시비스무스를 MOCVD 반응실 (20)으로 보낸다.
한편, 테트라이소프로폭시티탄을 원료 용기 (12)에 충전하고, 원료 용기(12) 내의 데트라이소프로폭시티탄을 약 40℃로 가열한다. 유량 50 cc의 아르곤 가스를 원료 용기 (12) 내에 도입하고, 가열 감압 하에서 액체로 되어 있는 테트라이소프로폭시티탄을 버블링한다. 그리고, 약 80℃로 유지한 배관 (15)에 기화된 테트라이소프로폭시티탄을 도입하여, 배관 (14)를 경유하여 MOCVD 반응실 (20)으로 보낸다.
MOCVD 반응실 (20) 내의 기재 스테이지 위에 탑재된 기재 (300)을 400∼800℃로 가열하고, MOCVD 반응실 (20) 내에, 가스상의 트리부톡시비스무스, 가스상의 테트라이소프로폭시티탄 가스, 산소 가스 및 희석용 아르곤 가스를 도입하면, 기재(30) 위에 티탄산비스무스 (Bi4Ti3O12)로 이루어진 산화물막이 형성된다. 즉, 티탄 산비스무스 (Bi4Ti3O12)로 이루어지며 배향성을 갖는 (즉, c축으로 배향한) 버퍼층(51) (기재에 해당함)을 절연층 (50) 위에 막형성할 수 있다.
또한, 버퍼층 (51)을 실시 형태 2와 같은 방법으로 막형성한 Bi2SrTa2O9로 구성할 수도 있다.
[공정-430]
그 후, 버퍼층 (51) 위에 하부 전극층 (52)를 형성한다. 즉, 버퍼 (51) 위에 RF 마그네트론 스태퍼법으로 Pt로 이루어지며 고배향성을 갖는 하부 전극층(52)를 퇴적시킨다. 하부 전극층 (52)의 두께를 0.1∼0.2 ㎛로 했다. RF 마그네트론 스태퍼 조건은 실시 형태 3의 [공정-320]과 같게 할 수 있다. 또한, Pt로 이루어진 하부 전극층 (52)는 {100}면을 갖는다. 바꾸어 말하면, 하부 전극층 (52)를 구성하는 백금 Pt의 {100}면은 버퍼층 (51)의 표면에 대하여 평행으로 형성되어 있다.
그 다음, 예를 들면 이온 밀링 기술을 이용하여 하부 전극층 (52)를 원하는형상으로 패터닝하고, 다시 예를 들면 RIE법으로 BTO로 이루어진 산화물막인 버퍼층 (51)을 원하는 형상으로 패터닝한다(도 7c 참조).
또한, Pt{100}으로 이루어진 하부 전극을 펄스 레이저 퇴적법에 의해 막형성하는 것도 가능하다. 펄스 레이저 퇴적법에 의한 Pt{100}의 막형성 조건을 이하에 예시한다.
펄스 레이저 퇴적법에 의한 막형성 조건
타겟: Pt
사용 레이저: KrF 엑시머 레이저 (파장 248 nm, 펄스 폭 25 n초, 5 Hz, 1.1 J/㎠)
막형성 온도: 500~600℃
[공정-440]
이어서, 하부 전극층 (52) 위에 실시 형태 2와 같은 방법으로 Bi2SrTa2O9로 이루어진 강유전체 박막 (53)을 에피택셜 성장시킨다. 또한, 하부 전극층 (52)의 표면에 대한 에피택셜 성장한 Bi2SrTa2O9로 이루어진 강유전체 박막 (53)의 방위는 [110]이다.
또한, [공정-420]과 마찬가지로, 트리부톡시비스무스를 원료 가스로서 이용한 MOCVD법으로, 하부 전극층 (52) 위에 Bi계 층상 구조 페로브스카이트형의 Bi4Ti3O12 (BTO)로 이루어진 강유전체 박막을 막형성할 수 있다.
나아가, PZT로 이루어진 강유전체 박막을, 하부 전극층 (52) 위에서, 마그네트론 스펏터법으로 에피택셜 성장시킬 수도 있다. 막형성 조건을 이하에 예시하였다. PZT로 이루어진 강유전체 박막은 (100)면을 갖는다. 바꾸어 말하면, 하부 전극층 (52)의 표면에 대한 에피택셜 성장한 PZT로 이루어진 강유전체 박막의 방위는 [100]이다. 또한, 타겟을 PLZT로 교환하면, PLZT로 이루어진 강유전체 박막을 하부 전극층 (52) 위에서 에피택셜 성장시킬 수 있다.
타겟: PZT
프로세스 가스: Ar/O2=90 체적% / 10 체적%
압력: 4 Pa
파워: 50 W
막형성 온도: 500℃
강유전체 박막의 두께: 0.1~0.3 ㎛
또는, PZT 또는 PLZT로 이루어진 강유전체 박막을 펄스 레이저 어블레이션법으로 형성할 수도 있다. 이 경우의 막형성 조건을 이하에 예시한다.
타겟: PZT 또는 PLZT
사용 레이저: KrF 엑시머 레이저 (파장 248 nm, 펄스폭 25 n초, 3 Hz)
출력 에너지: 400 mJ (1.1 J/㎡)
막형성 온도: 550~600℃
산소 분압: 40~120 Pa
또는, 강유전체 박막을 Bi2SrTa2O9로 구성하고, 펄스 레이저 어블레이션법으로 형성할 수도 있다. Bi2SrTa2O9로 이루어진 강유전체 박막의 막형성 조건을 이하에 예시한다. 또한, Bi2SrTa2O9의 막형성 후, 800℃×1시간, 산소 분위기 중에서 포스트베이킹을 하는 것이 바람직하다.
타겟: Bi2SrTa2O9
사용 레이저: KrF 엑시머 레이저 (파장 248 nm, 펄스폭 25 n초, 5 Hz)
막형성 온도: 500℃
산소 분압: 3 Pa
[공정-450]
그 후, 강유전체 박막 (53) 위에 상부 전극층 (54)를 형성한다. 상부 전극 층 (54)는 Pt{100}으로 이루어지며, 실시 형태 (3)의 [공정-320]과 같은 방법으로, 막형성할 수 있다.
[공정-460]
다음으로, 예를 들면 이온 밀링 기술을 사용하여 Pt로 이루어진 상부 전극층(54)를 원하는 형상으로 패터닝하고, 다시 RIE법으로 강유전체 박막 (53)을 패터닝한다. 이렇게 하여, 도 8a에 나타낸 구조의 반도체 소자의 캐패시터 구조를 얻을 수 있다.
[공정-470]
그 후, 실시 형태 3의 [공정-360] 및 [공정 370]과 같은 공정을 거쳐, 도 8b에 나타낸 구조를 갖는 반도체 소자를 제작할 수 있다.
또한, 실시 형태 4에서, 버퍼층 (51)과 절연층 (50) 사이에, 예를 들면 산화이트륨 Y2O3를 첨가한 산화 지르코늄 ZrO2인 안정화 지르코니아 (YSZ)를 형성해도 좋다. 이러한 바탕층은 예를 들면, 이하에 막형성 조건을 예시하는 MOCVD법 또는 펄스 레이저 퇴적법으로 형성할 수 있다.
MOCVD법에 의한 막형성 조건
소스 재료: Zr(C4H9O)4, Y(C11H19O2)3
막형성 온도: 550~650℃
막형성 압력: 27~400 Pa
산소 농도: 50%
펄스 레이저 퇴적법에 의한 막형성 조건
타겟:ZrO2/Y
사용 레이저: KrF 엑시머 레이저 (파장 248 nm, 펄스폭 25 n초, 5 Hz, 1.1 J/㎠)
막형성 온도: 500℃
산소 분압: 3 Pa
<실시 형태 5>
실시 형태 5는 비스무스알콕시드 화합물을 원료로 하여, CVD법으로 비스무스를 구성 원소로서 포함하는 산화물막으로 이루어진 초전도체 박막을 기재 위에 막형성하는 산화물막의 형성 방법에 관한 것이다. 산화물막은 Bi-Sr-Ca-Cu-O계이다.
실시 형태 5에서는 실시 형태 1에서 설명한 MOCVD 장치를 이용하고, 기재로서 Si (100)을 사용한다. MOCVD법에서의 원료 가스를 이하에 나타낸다.
Bi원: 트리부톡시비스무스 [Bi(OC(CH3)3)3]
Sr원: Sr(C11H19O2)2 [Sr(tmhd)2]
Ca원: Ca(C11H19O2)2 [Ca(tmhd)2]
Cu원: Cu(C5H7O2)2 [Cu(acac)2]
각 원료를 원료 용기 중에서 적절한 온도로 가열하고, MOCVD 반응실 (20) 내의 기재 스테이지 (22) 위에 탑재되어 적절한 온도로 가열된 Si (100)으로 이루어진 기재 (30) 위에, Ar 캐리어 가스, 산소 가스 및 상기 각 원료 가스를 도입함으로써, 기재 (30) 위에 Bi-Sr-Ca-Cu-O계의 산화물막으로 이루어진 초전도체 박막을 막형성할 수 있다.
이상, 본 발명을 바람직한 실시 형태를 바탕으로 설명했는데, 본 발명은 이러한 실시 형태에 한정되는 것은 아니다.
Sr, Ba 및 Ca의 소스 원료로서, Sr(C11H19O2)2 [디스(테트라메틸헵탄디온)스트론튬], Ba(C11H19O2)2 [디스(테트라메틸헵탄디온)바륨] 및 Ca(C11H19O2)2 [디스(테트라메틸헵탄디온)칼슘]을 이용하여 Ta 및 Nb의 소스 원료로 하고, Ta(OC2H5)5 [펜타에톡시탄탈], Nb(OC2H5)5 [펜타에톡시니오브]를 이용하면, Bi2AB2O9(여기서, A는 Sr, Ba 및 Ca로 이루어진 군에서 선택된 1종의 원소이고, B는 Ta 및 Nb로 이루어진 군에서 선택된 1종의 원소이다)로 이루어진 Y1계 재료로 구성된 산화물막을 MOCVD법으로 기재 위에 막형성할 수 있다. 또한, 원소 A/B의 조합으로서, Sr/Ta 뿐만 아니라, Sr/Nb, Ba/Ta, Ba/Nb, Ca/Ta, Ca/Nb를 들 수 있다.
본 발명의 반도체 소자의 캐패시터 구조의 제작 방법에서 설명한 반도체 소자의 구조는 예시이므로, 적절히 설계 변경하는 것이 가능하다. 예를 들면, 상부 전극층이 플레이트선을 겸하고 있는 구조로 할 수도 있다. 즉, 이와 같은 구조를 갖는 반도체 소자의 캐패시터 구조에서는, 실시 형태 3의 [공정-330]에서의 강유전체 박막 (53)의 형성 후, 강유전체 박막 (53)을 원하는 형상으로 패터닝한다. 이어서, 전면에 상층 절연층 (60)을 형성한 후, 절연층 (50) 및 상층 절연층(60)에 개구부 (61)을 형성하고, 하부 전극층 (52) 위쪽의 상층 절연층 (60)에 개구부 (62)를 형성한다. 이어서, 개구부 (61,62) 내를 포함하는 상층 절연층 (60) 위에, 차례로 Ti층, TiN층 알루미늄계 합금으로 이루어진 배선 재료층을 형성한다. 그 후, 상층 절연층 (60) 위의 배선 재료층, TiN층, Ti층을 패터닝하고, 알루미늄계 합금으로 이루어진 배선 재료층 등으로 이루어진 제1 배선층 (68)을 형성한다 (도 9a 참조). 그 후, 전면에 예를 들면 BPSG로 이루어진 제2 절연층 (70)을 형성한다. 그리고, 강유전체 박막 (53) 위쪽의 상층 절연층 (60) 및 제2 절연층 (70)에 개구부 (71)을 형성하고, 이어서 실시 형태 3의 [공정-340]과 마찬가지로 개구부 (71) 내를 포함하는 제2 절연층 (70) 위에 Pt막을 막형성한다. 그 후, 개구부 (71) 내에 Pt막을 남기고, 제2 절연층 (70) 상의 Pt막을 패터닝한다. 이에 따라, 강유전체 박막 (53) 위에 Pt로 이루어진 상부 전극층 (54A)가 형성된다. 또한, 이상부 전극층 (54A)는 개구부 (71)을 통하여 제2 절연층 (70) 위를 지나, 제2 절연층 (69A)를 구성하며, 플레이트선으로서도 기능한다 (도 9b 참조). 또한, 상부 전극층 (54A) 및 제2 배선층 (69A)를 알루미늄계 합금으로 구성할 수도 있다.
LOCOS 구조를 갖는 소자 분리 영역 (41) 대신에, 소자 분리 영역은 트랜치 구조를 갖고 있어도 좋다. 게이트 전극 (43)이나 비트선은 폴리실리콘층으로 구성하는 대신에, 폴리사이드나 금속 실리사이드로 구성할 수도 있다. 절연층으로서, BPSG 대신에 SiO2, PSG, BSG, AsSG, PbSG, SbSG, SOG, SiON, SiN, NSG, LTO 등의 공지된 절연 재료, 또는 이러한 절연 재료를 적층한 것을 들 수 있다. 절연층의 평활화는 예를 들면 레지스트 에칭법 등으로 해도 좋다. 강유전체 박막은 복수의 강유전체 재료가 적층된 구조를 갖고 있어도 좋다.
실시 형태 3의 [공정-370]이나 실시 형태 4의 [공정-470]에서, 절연층 (50) 및 상층 절연층 (60)에 형성한 개구부 (61)에 알루미늄계 합금을 채워 넣음으로써, 콘택트 플러그 (65)를 형성하는 대신에, 콘택트 플러그 (65A)를 이른바 블랑켓 텅스텐 CVD법으로 형성할 수도 있다. 그를 위해서는, 절연층 (50) 및 상층 절연층 (60)에 개구부 (61)을 형성한 후, 실시 형태 3의 [공정-370]과 마찬가지로 Ti층 및 TiN층을 스펏터법으로 막형성한다. 그 후, TiN층 위에 텅스텐으로 이루어진 배선 재료층 (64A)를, 이하에 예시하는 조건의 CVD법으로 퇴적시킨다 (도 10a 참조).
사용 가스: WF6/H2/Ar=40/400/2250 sccm
압력: 10.7 kPa
막형성 온도: 450℃
그 후, 절연층 (50) 위의 텅스텐으로 이루어진 배선 재료층 (64A) 및 TiN층, Ti층을 에칭하여 제거한다. (도 10b 참조). 에칭의 조건을 예를 들면 다음과 같이 할 수 있다.
제1 단계 에칭: 텅스텐층의 에칭
사용 가스: SF6/Ar/He=110/90/5 sccm
압력: 46 Pa
RF 파워: 275 W
제2 단계 에칭: TiN층/Ti층의 에칭
사용 가스: Ar/Cl2=75/5 sccm
압력: 6.5 Pa
RF 파워: 250 W
이렇게 하여, 개구부 (61)에 텅스텐이 채워진 콘택트 플러그 (65A)가 형성된다. 그 후, 하부 전극층 (52) 위쪽 및 상부 전극층 (54) 위쪽의 상층 절연층 (60)에 개구부 (60)을 형성하고, 이어서, 실시 형태 3의 [공정-370]과 마찬가지로, Ti층, TiN층, 알루미늄계 합금으로 이루어진 배선 재료층을 스펏터법으로 막형성한 후, 이러한 각층을 패터닝하고, 제1 배선층 (68) 및 제2 배선층 (69)를 형성한다 (도 11 참조). 또한, 불순물을 도핑한 폴리실리콘을 개구부 (61) 내에 채워 넣음으로써, 콘택트 플러그 (65A)를 형성해도 좋다.
또는, 절연층 (50) 및 상층 절연층 (60)에 개구부 (61)을 형성하고, 하부 전극층 (52) 위쪽의 상층 절연층 (60)에 개구부 (62)를 형성한다. 이어서, 개구부 (61,62) 내를 포함하는 상층 절연층 (60) 위에, 차례로 Ti층, TiN층, 텅스텐으로 이루어진 배선 재료층 (64A)를 형성한다. 그 후, 상층 절연층 (60) 위의 텅스텐으로 이루어진 배선 재료층 (64A), TiN층, Ti층을 패터닝하여, 배선 재료층 (64A) 등으로 이루어진 제1 배선층 (68A)를 형성하며, 아울러 콘택트 플러그 (65A, 66A)를 형성해도 좋다. 그 후, 상부 전극층 (54) 위쪽의 상층 절연층 (60)에 개구부 (63)을 형성하고, 이어서 실시 형태 3의 [공정-360]과 마찬가지로, Ti층, TiN층, 알루미늄계 합금으로 이루어진 배선 재료층을 스펏터법으로 막형성한 후, 제2 배선층(69)를 형성하기 위해서, 이러한 각층을 패터닝한다. 이렇게 하여, 도 12에 나타낸 구조를 얻을 수 있다.
나아가, 절연층 (50)에, 예를 들면 블랑켓 텅스텐 CVD법으로 콘택트 플러그 (65A)를 형성한 후, 실시 형태 3의 [공정-320]과 같은 방법으로, 절연층 (50) 위에 콘택트 플러그 (65A)와 접속된 하부 전극층 (52)를 형성하여도 좋다. 그 후, 실시 형태 3의 [공정-330], [공정-340], [공정-350]을 실행한다. 이어서, 절연층 (50) 및 상부 전극층 (54) 위에, 예를 들면 BPSG로 이루어진 상층 절연층 (60)을 형성한다. 그리고, 상부 전극층 (54) 위쪽의 상층 절연층 (60)에 개구부를 형성한 후, 실시 형태 3의 [공정-370]과 같은 방법으로, 개구부 내에 콘택트 플러그 (67)을 형성하고, 상층 절연층 (60) 위에 배선층 (69B)를 형성한다. 이렇게 하여, 도 13에 나타낸 구조를 갖는 반도체 소자를 얻을 수 있다.
알루미늄계 합금으로서, 예를 들면 순알루미늄, Al-Si, Al-Cu, Al-Si-Cu, Al-Ge, Al-Si-Ge 등의 여러 가지 알루미늄 합금으로 구성할 수 있다. 또는, 알루미늄계 합금 대신에, 폴리실리콘, 티탄, 티탄 합금, 동, 동 합금, 텅스텐, 텅스텐 합금을 이용하여 제1 또는 제2 배선층을 형성할 수 있다. 실시 형태에서는, 콘택트 플러그의 바탕을 Ti/TiN의 2층 구조로 했는데, 경우에 따라서는 Ti, 또는 TiN의 1층 구성으로 할 수도 있다. 또한, 콘택트 플러그는 TiW, TiNW, WSi2, MoSi2 등으로 구성할 수도 있다.
또한, 큰택트 플러그 및 제1 배선층을 통하여 한쪽 소스·드레인 영역과 전기적으로 접속된 강유전체 박막 대신에, 한쪽의 소스·드레인 영역과 전기적으로 접속된 콘택트 플러그에 대하여 전기적으로 접속된 배선을 마련하고, 이러한 배선에 전기적으로 접속된 다른 접속공 (예를 들면 비아 홀)을 형성하며, 이 접속공에 강유전체 박막이 전기적으로 접속된 양태로 할 수도 있다. 또는, 소자 분리 영역 위에 하부 전극층이나 버퍼층을 형성하여, 반도체 소자에서의 캐패시터 구조를 형성할 수도 있다. 이 경우에는, 소자 분리 영역 또는 버퍼층이 기재에 해당한다.
비트선은 예를 들면 이하의 방법으로 형성할 수 있다. 즉, 실시 양태 3의 [공정-300]과 [공정-310] 사이에서, 하층 절연층을 형성하고, 다른쪽의 소스·드레인 영역 (44) 위쪽의 하층 절연층에, 포토리소그래피 기술 및 에칭 기술을 이용하여 개구부를 형성한다. 그리고, 개구부 내를 포함하는 하층 절연층 위에 예를 들면 CVD법으로 폴리실리콘층을 퇴적시킨다. 이에 따라, 개구부 내에 폴리실리콘이 채워진 비트 콘택트부가 형성된다. 그 후, 하층 절연층 위의 폴리실리콘층을 패터닝한다. 이렇게 하여, 비트 콘택트부를 통하여 다른쪽의 소스·드레인 영역 (44)에 전기적으로 접속된 폴리실리콘으로 이루어진 비트선이 형성된다. 그 후, 비트선을 포함하는 하층 절연층 위에 절연층 (50)을 형성한다. 또한, 비트선의 형성 순서는 임의이며, 예를 들면 제2 배선층을 형성한 후에 비트선을 형성하는 것도 가능하다.
반도체 소자로서는, 강유전체 박막을 이용하는 불휘발성 메모리 셀 (이른바 FERAM) 뿐만 아니라, DRAM을 구성할 수도 있다. 이 경우에는, 강유전체 박막의 분극만을 이용한다. 즉, 외부 전극에 의한 최대 (포화) 분극 Pmax와 외부 전극이 0인 경우의 잔류 분극 Pr의 차이 (Pmax-Pr)가 전원 전압에 대하여 일정한 비례 관계를 갖는 특성을 이용한다. 강유전체 박막의 분극 상태는 항상 포화 분극 (Pmax)과 잔류 분극 (Pr) 사이에 있고, 반전하지 않는다. 데이터는 리프레쉬에 의해 유지된다.
본 발명에서는, CVD법에서의 소스 원료에 비스무스알콕시드 화합물을 이용함으로써, 원료 용기의 가열 온도를 80~110℃로 낮게 할 수 있어, 장시간에 걸친 가열에 대하여 분해에 의한 손실이 적으며, 넓은 온도 범위 (400~800℃), 넓은 압력 범위 (0.5~20 토르)에서의 막형성이 가능해진다. 또한, 필요한 원료 용기의 가열 온도 및 배관의 가열 온도를 저하시킬 수 있어, CVD 장치 전체의 유지, 관리가 용이해진다. 이에 따라 고품질의 산화물막, 강유전체 박막 또는 반도체 소자의 캐패시터 구조를 형성, 제작하는 것이 가능해진다. 또한, 종래의 재료인 트리페닐 비스무스를 사용하는 경우와 달리, 실리콘 반도체 기판이나 SiO2 위에도 산화 비스무스를 막형성하는 것이 가능하다.

Claims (4)

  1. (가) 기판 위에 하부 전극층을 형성하는 공정과,
    (나) 이 하부 전극층 위에, 비스무스알콕시드 화합물을 원료로 하여, MOCVD법으로 Bi계 층상 구조 페로브스카이트형의 강유전체 재료로 이루어진 박막을 형성하는 공정과,
    (다) 이 강유전체 박막 위에 상부 전극층을 형성하는 공정
    으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 구조의 제작 방법.
  2. 삭제
  3. 제1항에 있어서, 강유전체 재료로 이루어진 박막은 Y1계 재료 (Bi2(Sr, Ba, Ca)(Ta, Nb)2O9)로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 구조의 제작 방법.
  4. 제3항에 있어서, Y1계 재료는 Bi2SrTa2O9로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 구조의 제작 방법.
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