KR100252854B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 메모리 장치에 관한 것으로 특히, 강유전체 평판 커패시터의 하층전극의 점착성 향상 및 전극으로 사용하는 백금과 백금하부의 점착층과의 상호확산 문제를 방지하기에 적당한 반도체 메모리 장치 및 그 제조방법에 관한 것이다. 이와 같은 반도체 메모리 장치는 기판위에 형성된 절연막과, 상기 절연막위에 형성된 상유전막과, 상기 상유전막위에 형성된 제 1 전극과, 상기 제 1 전극위에 형성된 강유전막과, 상기 강유전막위에 형성된 제 2 전극을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로 특히, 강유전체 평판 커패시터의 하층전극의 점착성(adhesion) 향상 및 전극으로 사용하는 백금과 백금하부의 점착층과의 상호확산 문제를 방지하기에 적당한 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치의 커패시터는 소자의 집적도가 증가함에 따라 그 면적이 작아지면서 이로 인한 커패시턴스(capacitance)의 감소를 보상하기 위해 점차로 유전막의 두께를 줄여왔다. 그러나, 그와 같은 유전막의 두께감소에 따라 터널링(tunneling)에 의한 누설전류(leakage current)가 증가하게 되고 이러한 누설전류와 유전막의 두께 때문에 커패시터로서의 신뢰성이 점차로 저하되는 문제가 발생되었다.
이러한 유전막의 극박화를 피하는 방법으로 저장전극(storage node)에 매우 복잡한 표면굴곡을 형성하여 커패시터의 유효면적을 증가시키는 방법이 널리 사용되고 있다. 그리고, 이와 함께 커패시터의 유전막으로 유전율(dielectric constant)이 높은 질화막/산화막의 적층구조나 산화막/질화막/산화막의 적층구조를 사용하여 박막화 추세에 맞추었으나 이러한 방법은 기판상에서 심한 단차(step coverage)를 생시기하여 사진묘화 공정을 어렵게 하고, 공정단가가 상승하는 등의 문제로 인해 256MB 디램(DRAM)급 이상의 고집적 소자에서는 사용하기 어려울 것으로 예측하고 있다.
그에 따라 커패시터의 커패시턴스를 획기적으로 향상시키면서 표면 굴곡을 줄이는 방법으로 고유전율(high dielectric constant)을 갖는 물질을 커패시터의 유전막으로 사용하는 방법이 제시되었으며 이에 대하여 많은 연구가 진행되고 있다.
커패시터용 고유전율 물질로 가장 많이 연구된 물질은 Ta2O5이며, 이 물질은 박막화, 특성개선 및 집적화 등에 많은 성과가 있었으나 실질적인 유전율은 그리 높지 않아 향후 점차 고집적화되어가는 추세를 고려할 때 그 사용범위가 넓지 않을 것으로 예측되어 최근들어 강유전체(ferroelectric)에 대한 관심이 높아지고 있으며, 특히 반도체 장치에 사용될 유전막으로써 집중적인 연구의 대상이 되고 있다.
이러한 강유전체(ferroelectric) 물질로는 BTO(BaTiO3), PZT[(Pb(Zr,Ti)O3] BTO(BaTiO3) 및 PLZT[(Pb,La)(Zr,Ti)O3] 등이 있다. 그러나 이러한 물질은 실리콘 또는 폴리실리콘 등과 쉽게 반응하며, 이들 물질의 커패시터 유전막 형성과정에서 강한 산화성 분위기에 스토리지 노드의 산화 등으로 인해 전극의 재료 및 구조 등 실질적인 집적공정을 진행하면서 발생하는 문제점을 해결하기 위해 많은 연구가 진행되고 있다.
이와 같은, 종래 반도체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 종래 일 반도체 메모리 장치의 제조공정을 보여주는 단면도들이다.
먼저, 도 1a에 나타낸 바와 같이, p형 웰(2)이 형성된 반도체기판(1)상에 통상의 공정을 사용하여 활성영역(active region)과 격리영역(field region)이 구분되는 필드 산화막(3)을 형성한다.
도 1b에 나타낸 바와 같이, 상기 활성영역으로 정의된 반도체기판(1)상의 소정영역에 게이트 전극(4)을 형성한후 상기 게이트 전극(4)양측면 하부의 p형 웰(2)에 소오스/드레인으로 사용할 n형 고농도 불순물 영역(5)을 형성한다. 이때, 미설명 부호 6은 게이트 전극(4)을 보호하거나 절연시키는 측벽 스페이서(sidewall spacer)이다.
도 1c에 나타낸 바와 같이, 상기 게이트 전극(4)을 포함한 반도체기판(1)전면에 제 1 산화막(7)을 형성하고, 상기 필드산화막(3)상측의 제 1 산화막(7) 소정영역에 티타늄(Ti : titanium)층(8)과 하층전극(9)을 차례로 형성한다. 이때, 상기 하층전극(9)은 커패시터의 제 1 전극으로써 백금(Pt)을 사용하여 형성하였으며, 상기 티타늄층(8)은 하층전극(9)과 제 1 산화막(7)과의 점착성(adhesion)을 향상하기 위한 층(layer)이다. 그리고, 상기 티타늄(Ti) 이외에 탄탈(Ta : Tantalum)을 사용하여 형성할 수 있다. 즉, 하층전극(9)으로 사용하는 백금전극은 산화막과의 점착성이 나빠 그 계면에 티타늄층(8)이나 탄탈층과 같이 점착층을 형성하여 점착성을 향상시키는 것이다.
도 1d에 나타낸 바와 같이, 상기 하층전극(9)상에 강유전(ferroelectric)막(10)을 형성한후 상기 강유전막(10)상에 상층전극(11)을 형성하여 강유전 평판 커패시터(Ferroelectric planar capacitor)를 완성하였다. 그다음, 상기 상층전극(11)을 포함한 제 1 산화막(7)상에 제 2 산화막(12)을 형성한다. 이때, 상기 강유전막(10)은 BST[(Ba,Sr)TiO3]로 형성하고, 상기 상층전극(11)은 하층전극(9)과 동일하게 백금을 사용하여 형성하였다.
도 1e에 나타낸 바와 같이, 상기 상층전극(11)과 고농도 불순물 영역(5)과의 콘택을 위하여 상기 제 2 산화막(12)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 상기 상층전극(11)과 고농도 불순물 영역(5)상층의 감광막(PR)이 제거되도록 감광막(PR)을 패터닝한다. 이어서, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 상층전극(11) 상층의 제 2 산화막(12)을 선택적으로 제거하고, 상기 고농도 불순물 영역(5)상층의 제 2 및 제 1 산화막(12)(7)을 선택적으로 제거하여 상층전극(11)의 상측면 및 고농도 불순물 영역(5)의 상측면을 노출시킨다.
도 1f에 나타낸 바와 같이, 상기 감광막(PR)을 제거한후 상기 제 2 산화막(12) 및 고농도 불순물 영역(5)의 표면을 포함한 상층전극(11)의 표면에 베리어 메탈층(13)을 형성한후 상기 베리어 메탈층(13)상에 알루미늄층(14)을 형성한다. 그다음, 게이트 전극(4)과 동일 위치에 형성된 베리어 메탈층(13)과 알루미늄층(14)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)한다. 이때, 상기 베리어 메탈층(13)은 알루미늄층(14)과 반도체기판(1)과의 직접접촉으로 인해 발생하는 저항을 감소하기 위한 것이다.
도 2a는 종래 다른 반도체 메모리장치의 단면구조도이고, 도 2b는 도 2a에 나타낸 바와 같은 반도체 메모리장치의 회로도이다.
종래 다른 반도체 메모리장치는 반도체기판(20)내의 소정영역에 소오스/드레인 영역으로 사용할 고농도 불순물 영역(21)이 형성되어 있고, 상기 고농도 불순물 영역(21)사이의 채널영역(22) 위로 상유전(paraelectric)막인 게이트 산화막(23)이 형성되고, 상기 게이트 산화막(23)의 상층으로 하층전극(24)이 형성되며, 상기 하층전극(24)상층으로 강유전(ferroelectric)막(25)이 형성되어 있고, 상기 강유전막(25)의 위로 상층전극(26)이 형성된 구조를 갖고 있다. 그리고, 도시하지는 않았지만 상기 상층전극(26)은 워드 라인(word line)인 게이트 전극과 콘택되어 있다.
이와 같은 구조를 갖는 종래 다른 반도체 메모리장치는 도 2a에서 설명한 바와 같이, 게이트 전극(도시하지 않음)과 상기 커패시터가 스택(stack) 구조로 형성되어 있을 때 게이트 산화막(상유전막)(23)과 강유전막(25)사이의 커패시턴스(capacitance)의 차이가 커서 강유전막(25)의 분극반전을 위해서는 동작전압을 높여야 하는 단점이 있을수 밖에 없다. 즉, 강유전체는 강하게 한 방향으로 전압을 인가하면 결정 자체가 분극하는 성질을 이용한 것이기 때문인데 이와 같은 현상은 인가 전압을 없앤 후에도 남아 있다.
도 3a 내지 도 3d는 종래 또 다른 반도체 메모리 장치의 제조공정을 보여주는 단면도들이다.
이때, 도 3a 내지 도 3d에 나타낸 바와 같은 종래 또 다른 반도체 메모리장치는 도 2a에 나타낸 바와 같은 종래 다른 반도체 메모리장치의 문제점을 해결하기 위하여 안출한 것으로 게이트전극의 면적보다 강유전막의 면적을 작게하여 낮은 동작전압에서도 충분한 분극반전 전압이 강유전체 커패시터와 게이트 산화막쪽으로 나뉘어 공급할 수 있도록 한 것이다.
먼저, 도 3a에 나타낸 바와 같이, 반도체기판(30)상에 산화막(31)을 형성한후 상기 산화막(31)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 상기 반도체기판(30)의 표면이 노출되도록 콘택홀(32)을 형성한다. 이때, 도면상에는 도시하지 않았지만 상기 콘택홀(32)을 통해 노출되는 반도체기판(30)에는 소오스(또는 드레인) 영역으로 사용할 불순물 영역이 형성되어 있다.
도 3b에 나타낸 바와 같이, 상기 콘택홀(32)내에 폴리실리콘층을 사용하여 폴리실리콘 플러그(33)를 형성한후, 상기 콘택홀(32)내의 폴리실리콘 플러그(33)위로 티타늄 플러그(34)를 형성한다. 이어서, 상기 티타늄 플러그(34)를 포함한 산화막(31)전면에 티타늄 나이트라이드(TiN)층(35)을 형성한후 커패시터 영역에만 남도록 상기 티타늄 나이트라이드층(35)을 패터닝(포토리소그래피공정 + 식각공정)한다. 이때, 상기 커패시터 영역은 상기 콘택홀(32) 및 콘택홀(32)에 인접한 산화막(31)의 상측으로 정의한다. 이때, 상기 티타늄 나이트라이드층(35)은 상기 폴리실리콘 플러그(33)의 실리콘 확산을 방지하기 위한 베리어 메탈층이다. 상기한 바와 같은 실리콘 확산은 후속공정에서 형성할 하층전극의 상층부에 얇은 산화막을 형성시키게 되므로 하층전극의 고유저항은 증가시키고, 강유전막의 특성은 감소시키게 되어 그러한 것들을 방지하기 위해 폴리실리콘 플러그(33) 및 티타늄 플러그(34)를 형성한후 하층전극을 형성하기 전에 티타늄 나이트라이드층(35)과 같은 베리어 메탈층을 티타늄 플러그(34)상에 형성하는 것이다.
도 3c에 나타낸 바와 같이, 상기 티타늄 나이트라이드층(35)을 포함한 산화막(31)상에 백금(Pt)을 형성한후 상기 티타늄 나이트라이드층(35)상에만 남도록 선택적으로 패터닝하여 하층전극(36)을 형성한다.
도 3d에 나타낸 바와 같이, 상기 하층전극(36)의 표면 및 산화막(31)상에 강유전막(37)을 형성한후 상기 강유전막(37) 전면에 백금을 사용하여 상층전극(38)을 형성하여 폴리실리콘 플러그를 이용한 스택(stack) 커패시터를 완성한다. 이때, 상기 강유전막(37)은 BST[(Ba,Sr)TiO3]를 사용하여 형성한다.
이상에서와 같은 종래 반도체 메모리 장치에 있어서는 유전율이 2000 정도인 BST 등의 강유전막을 누설전류의 발생이 적은 백금전극과 동시에 사용하여 디램 반도체 메모리 장치에 있어서 좋은 특성을 나타내었다.
종래 한 예 및 다른 예의 반도체 메모리 장치 및 그 제조방법에 있어서는 하층전극으로 사용하는 백금과, 백금 하부의 산화막과의 점착성이 좋지 않아 점착성을 향상하기 위하여 그 계면에 티타늄(Ti)이나 탄탈(Ta)과 같은 물질을 형성하여 점착성은 향상되었지만 다음과 같은 문제점이 발생하였다.
첫째, 베리어 메탈층을 이루는 티타늄(Ti)이나 탄탈(Ta)은 600℃ 이상의 열공정시 하층전극(백금)의 결정립계를 통하여 Ti나 Ta가 확산하여 하층전극의 상측면에 TiO2가 형성되고, Ti로 형성하는 베리어 메탈층과 하층전극 사이에 백금전극의 결정립계를 통과한 강유전막의 O2가 확산하여 하층전극과 베리어메탈사이에 TiO2가 형성되는등 상호확산(inter-diffusion)이 발생하여 결국 백금전극과 베리어메탈의 고유저항을 증가시키거나, 강유전 특성을 저하시키는등 반도체 메모리 장치로서의 신뢰도를 저하시키는 문제점이 발생하였다.
둘째, 강유전막을 증착하는 공정과 같은 강한 산화분위기에서는 백금전극의 계면이 산화되면서 볼륨(volume) 팽창이 일어나고, 이때 생긴 계면 스트레스 때문에 백금전극의 필 오프(peel off)가 발생할 수 있어 이 또한 반도체 메모리 장치의 신뢰도를 저하시켰다.
본 발명은 상기한 바와 같은 종래 반도체 메모리 장치 및 그 제조방법에 따른 문제점을 해결하기 위하여 안출한 것으로 스토리지 노드로 사용하는 제 1 전극의 하부에 제 1 전극과 격자 정합 관계가 있는 상유전막을 형성하여 강유전체 평판 커패시터의 점착성 향상 및 전극으로 사용하는 백금과 백금하부의 점착층과의 상호확산 문제를 방지하여 신뢰도를 향상시킨 반도체 메모리 장치 및 그 제조방법을 제공하는데 그 목적이 있다
도 1a 내지 도 1f는 종래 한 예의 반도체 메모리 장치의 제조공정을 보여주는 단면도들
도 2a는 종래 다른 반도체 메모리장치의 단면구조도
도 2b는 도 2a에 나타낸 바와 같은 반도체 메모리장치의 회로도
도 3a 내지 도 3d는 종래 다른 예의 반도체 메모리 장치의 제조공정을 보여주는 단면도들
도 4는 본 발명 반도체 메모리 장치의 단면 구조도
도 5a 내지 도 5f는 본 발명 반도체 메모리 장치의 실시예에 따른 제조공정을 보여주는 단면도들
도 6은 실리콘 산화막(SiO2) 상층에 백금(Pt)전극을 형성할 경우의 격자 정합을 RBS(Rutherford Backscattering Spectrometry)로 측정한 결과를 나타낸 XRD(X-Ray Diffraction) 다이어그램
도 7은 실리콘 산화막(SiO2) 상층에 상유전체(paraelectric)인 BSTO를 형성할 경우의 격자 정합을 RBS(Rutherford Backscattering Spectrometry)로 측정한 결과를 나타낸 XRD(X-Ray Diffraction) 다이어그램
도 8은 실리콘 산화막(SiO2) 상층에 상유전체(paraelectric)인 BSTO를 형성하고, BSTO상에 백금(Pt)을 형성할 경우의 격자 정합을 RBS(Rutherford Backscattering Spectrometry)로 측정한 결과를 나타낸 XRD(X-Ray Diffraction) 다이어그램
도 9는 실리콘 산화막(SiO2) 상층에 상유전체(paraelectric)인 BSTO를 형성하고, BSTO상에 커패시터 제 1 전극으로 사용할 사용할 백금(Pt)을 형성한후 상기 백금상에 강유전막을 형성한후의 격자 정합을 RBS(Rutherford Backscattering Spectrometry)로 측정한 결과를 나타낸 XRD(X-Ray Diffraction) 다이어그램
도면의 주요부분에 대한 부호의 설명
40, 50 : 반도체 기판 41 : 절연막
42, 57 : 상유전막 43, 58 : 제 1 전극
44, 59 : 강유전막 45, 60 : 제 2 전극
51 : 웰 52 : 필드산화막
53 : 게이트 전극 54 : 고농도 불순물 영역
55 : 측벽 스페이서 56 : 제 1 절연막
61 : 제 2 절연막 62 : 베리어 메탈층
63 : 도전층
상기한 바와 같은 목적을 달성하기 위한 본 발명 반도체 메모리 장치는 기판위에 형성된 절연막과, 상기 절연막위에 형성된 상유전막과, 상기 상유전막위에 형성된 제 1 전극과, 상기 제 1 전극위에 형성된 강유전막과, 상기 강유전막위에 형성된 제 2 전극을 포함한다. 그리고, 상기한 바와 같은 목적을 달성하기 위한 본 발명 반도체 메모리 장치의 제조방법은 기판위에 형성된 절연막위에 상유전막을 형성하는 단계, 상기 상유전막위에 제 1 전극을 형성하는 단계, 상기 제 1 전극위에 강유전막을 형성하는 단계, 상기 강유전막위에 제 2 전극을 형성하는 단계를 포함한다.
이와 같은 본 발명은 기판상의 절연막(SiO2)과 상기 절연막상의 백금(Pt)전극간에 점착성(adhesion)을 향상시킬수 있도록 백금(Pt)과 격자정합(lattice matching)특성이 우수하며, 상호간에 600℃ 이상에서 쉽게 에피택셜(epitaxial)하게 성장하는 특성이 있는 BSTO막을 점착층(adhesion layer)로 사용하는 것을 특징으로 한다.
더구나, SiO2상에서 BSTO막은 표면에너지가 가장 낮은 (100)우선방위를 가지고 성장하며, BSTO(100)상의 백금(Pt) 전극은 격자정합(lattice matching)에 의해서 (100)우선방위면을 지니게 된다. 이것은 고유전막 커패시터를 형성하는 경우에 백금(Pt)전극상에 형성되는 고유전막(PZT)의 우선방위 또한 (100)면을 가지게 되고 이러한 (100)우선방위의 고유전막(PZT)의 포화분극량이 가장크고 ((100) 또는 (001) 우선방위일 때) 180°도메인 스위칭(domain switching)으로 피로(fatigue)에 가장 안정된 것이 특징이다.
이와 같은, 본 발명 반도체 메모리 장치 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명 반도체 메모리 장치의 단면 구조도이다.
본 발명에 따른 반도체 메모리 장치는 도 4에 나타낸 바와 같이, 기판(40)위에 형성된 절연막(41)과, 상기 절연막(41)위에 형성된 상유전막(42)과, 상기 상유전막(42)위에 형성된 제 1 전극(43)과, 상기 제 1 전극(43)위에 형성된 강유전막(44)과, 상기 강유전막(44)위에 형성된 제 2 전극(45)을 포함하여 구성된다.
이때, 상기 절연막(41)은 비정질 절연막(amorphous insulator)으로 형성하며, 바람직하게는 산화물과 질화물중 어느 하나로 형성하거나 둘다 포함된 물질로 형성한다.
그리고, 상기 제 1 및 제 2 전극(43)(45)은 백금이나 이리듐(Ir : Iridium)중 어느 하나로 형성한다. 이때, 상기 제 1 및 제 2 전극(43)(45)을 백금(Pt)이나 이리듐(Ir)으로 형성하는 이유는 누설전류의 발생을 가장 억제하는 물질들로 알려져 있기 때문이다.
그리고, 상기 상유전막(42)은 상기 백금이나 이리듐(Ir : Iridium)과 격자 정합(lattice matching) 관계가 있는 물질로 형성하며 바람직하게는 STO(SrTiO3)나 BSTO[(Ba,Sr)TiO3]중 어느 하나로 형성한다. 이때, 상기와 같은 격자 정합 관계가 있는 물질을 차례로 형성할 경우의 특징중의 하나는 정합(matching)관계로 인해 서로간의 점착성(adhesion)이 우수하다는 것이다. 이와 같은, 격자 정합 관계에 대해서는 뒤에서 상세히 설명하기로한다.
그리고, 상기 강유전막(44)은 PZT[(Pb(Zr,Ti)O3], PLZT[(Pb,Li)(Zr,Ti)O3], BTO(BaTiO3) 및 BST[(Ba,Sr)TiO3]와 같은 강유전 물질중 어느 하나로 형성한다.
이때, 상기 상유전막(42)을 형성할 때 사용하는 물질중의 하나인 BSTO와 강유전막(44)을 형성할 때 사용하는 물질중의 하나인 BST는 동일한 화합물이다. 즉, 상기 BSTO나 BST는 그 조성에 따라 상유전막이거나 강유전막으로 작용하는 것이다. 이때, 강유전막인가 상유전막인가는 (Ba,Sr)TiO3의 화합물인 BST의 조성으로 결정되는데 그중에서 바륨(Ba : Barium)과 스트론튬(Sr : Strontium)의 조성에 영향을 받게 된다. 즉, 상기 바륨과 스트론튬의 조성을 1이라 했을 때 벌크(Bulk)에서 상온(常溫)기준으로 바륨의 조성이 0.7 이상일 경우에는 강유전체로 사용되고, 그 조성이 0.5 이하일 경우에는 상유전체로 사용되는 것이다.
본 발명에서는 편의상 상유전막(42)으로 사용될때는 BSTO로 표기하고 강유전막(44)으로 사용할때는 BST로 표기하기로 한다.
참고적으로 도 4에서 나타낸 바와 같이 본 발명에서 이용하고자하는 상유전막(42)은 상유전체로서의 성질을 이용한 것 보다는 백금이나 이리듐(Ir : Iridium)과의 격자 정합(lattice matching) 관계가 있는 물질이라는 것이다. 즉, 상유전막(42)의 하부물질이 비정질 절연막이므로 커패시터에서 사용하는 것과 같은 유전체(dielectric)성질과는 무관한 것이다.
그리고, 상기한 바와 같은 반도체 메모리 장치의 제조방법은 이하에서 첨부된 도면(도 5a 내지 도 5f중에서 특히, 도 5c와 도 5d)을 참조하여 설명하기로 한다.
도 5a 내지 도 5f는 본 발명 반도체 메모리 장치의 실시예에 따른 제조공정을 보여주는 단면도들이다.
먼저, 도 5a에 나타낸 바와 같이, 웰(51)이 형성된 반도체기판(50)상에 통상의 공정으로 필드 산화막(52)을 형성하여 활성영역(active region)과 격리영역(field region)을 구분한다.
도 5b에 나타낸 바와 같이, 상기 활성영역으로 정의된 반도체기판(50)상의 소정영역에 게이트 전극(53)을 형성한후 상기 게이트 전극(53) 양측면 하부의 웰(51)에 소오스/드레인으로 사용할 고농도 불순물 영역(54)을 형성한다. 이때, 미설명 부호 55는 게이트 전극(53)을 절연시키고 보호하기 위한 게이트 전극 절연막으로 측벽 스페이서(sidewall spacer)이다.
도 5c에 나타낸 바와 같이, 상기 게이트 전극(53)을 포함한 반도체기판(50)전면에 제 1 절연막(56)을 형성하고, 상기 필드산화막(52)상측의 제 1 절연막(56) 소정영역에 상유전막(57)과 커패시터 제 1 전극(58)을 차례로 형성한다. 이때, 상기 제 1 절연막(56)은 산화물과 질화물중 어느 하나로 형성하거나 두물질 모두 포함된 물질로 형성하고, 상기 제 1 전극(58)은 백금(Pt)이나 이리듐(Ir : Iridium)중 어느 하나를 사용하여 형성하였으며, 상기 상유전막(57)은 제 1 전극(58)과 제 1 절연막(56)과의 점착성(adhesion)을 향상하기 위한 층(layer)으로써 BSTO[((Ba,Sr)TiO3]나 STO(SrTiO3)와 같은 상유전체(paraelectric) 물질을 사용하여 형성한다. 이때, 상기 제 1 전극(58)과 제 1 절연막(56)과의 점착성을 향상하기 위하여 상유전막(57)인 STO나 BSTO를 형성하는 이유는 상기 STO나 BSTO가 600℃ 이상의 온도에서 쉽게 에피택셜(epitaxial)하게 성장한다는 것과 백금(Pt)과의 격자 정합(格子 整合)(lattice matching) 특성이 우수하여 제 1 전극(58)과 제 1 절연막(56)과의 점착성을 향상할 수 있기 때문이다.
이때, 격자 정합 특성을 간단하게 설명하면, 격자(lattice)란 결정을 만들고 있는 원자의 규칙적인 배열을 뜻하는 말로써 일반적으로 고체는 단결정(single crystal) 및 다결정(polycrystalline)과 같은 결정체(crystalline)와 비정질(amorphous) 재료의 세가지로 나누는데, 상기와 같은 결정에서의 원자의 주기적인 배열을 격자라 한다.
이와 같은, 격자구조는 결정의 기계적 성질뿐만 아니라 전기적 성질도 결정하게 된다. 왜냐하면, 전자소자의 경우 주기적인 결정격자의 성질이 전도과정에 관여하는 전자들이 취할 수 있는 허용된 에너지를 결정하기 때문이다.
이러한, 결정을 논함에 있어 격자 내에서의 면이나 방향을 표시하여 주는 것이 도움이 된다. 이러한 격자 내에서의 일반적인 표시방법에는 격자내의 평면의 위치나 벡터의 방향을 나타내는 세 개의 정수로 된 시스템(밀러(Miller)지수)이 쓰이고 있다. 즉, 입방(cubic)격자 구조에서의 입방면(cubic face)은 3차원적인 구조인 6면이 나오게 되는데, 한 격자에 있는 여러 평면은 등가(等價)적이며, 격자의 방향은 벡터와 관계가 있으므로 세 개의 정수로 표시한다.
이와 같은 세 개의 정수는 격자의 벡터 방향인 x, y, z로 나타내며 일반적인 격자구조에서의 결정방향의 표시방법은 (100)방위(orientation)나 (111)방위 등과 같이 표시하게 된다. 이때, (100)방위는 6개의 입방면이 수직이나 수평방향으로 등가적으로 나타나게 되며, (111)방위의 경우에는 x, y, z로 나타내는 격자의 벡터 방향이 기준점(0)을 정한후 기준점(0)에서 나타낼 경우 대각선의 삼각형으로 나타나게 된다.
이와 같은 점에서 볼 때 가장 안정된 격자의 구조는 (100)방위의 격자구조인 것을 알 수 있다. 이러한 안정된 격자구조는 캐리어(carrier)의 라이프 타임(수명)과 전기적 특성(열처리과정에서 비저항이 바뀌거나 극성이 반전하는등)의 안정과 관계가 있다. 그리고, 상기한 바와 같은 (100)방위나 (111)방위 등의 측정법은 시료(試料)에 엑스-레이를 이용한 노광공정후 RBS(Rutherford Backscattering Spectrometry)로 측정하여 특정한 각도(예를 들면, X축과 Y축을 기준으로 하여 Y축의 엑스-레이의 세기(Intensity)가 높게 나타날 때(시료의 결정방향에 의해 엑스-레이가 회절할 때) X축의 2θ((theta) 각도)와 면간거리(distance)를 측정하므로 시료의 결정방향을 측정할 수 있는 것이다.
도 5d에 나타낸 바와 같이, 상기 제 1 전극(58)상에 강유전(ferroelectric)막(59)을 형성한후 상기 강유전막(59)상에 커패시터 제 2 전극(60)을 형성하여 강유전 평판 커패시터(Ferroelectric planar capacitor)를 완성하였다. 그다음, 상기 제 2 전극(60)을 포함한 제 1 절연막(56)상에 제 2 절연막(61)을 형성한다. 이때, 상기 강유전막(59)은 BST[(Ba,Sr)TiO3], PZT[(Pb(Zr,Ti)O3], PLZT[(Pb,Li)(Zr,Ti)O3] 및 BTO(BaTiO3)와 같은 강유전물질중 어느 하나로 형성하고, 상기 제 2 전극(60)은 제 1 전극(58)과 동일하게 백금(Pt)이나 이리듐(Ir)을 사용하여 형성하였다. 그리고, 상기 제 2 절연막(61)은 산화막과 질화막중 어느 하나로 형성한다.
도 5e에 나타낸 바와 같이, 상기 제 2 전극(60)과 고농도 불순물 영역(54)과의 콘택을 위하여 상기 제 2 절연막(61)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 상기 제 2 전극(60)과 고농도 불순물 영역(54)상측의 감광막(PR)이 제거되도록 감광막(PR)을 패터닝한다. 이어서, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 2 전극(60) 상측의 제 2 절연막(61)을 선택적으로 제거하고, 상기 고농도 불순물 영역(54) 상측의 제 2 및 제 1 절연막(61)(56)을 선택적으로 제거하여 제 2 전극(60)의 상면 및 고농도 불순물 영역(54)의 상면을 노출시킨다.
도 5f에 나타낸 바와 같이, 상기 감광막(PR)을 제거한후 상기 제 2 절연막(61) 및 고농도 불순물 영역(54)의 표면을 포함한 제 2 전극(60)의 표면에 베리어 메탈층(62)을 형성한후 상기 베리어 메탈층(62)상에 도전층(63)을 형성한다. 그다음, 게이트 전극(53) 상층 영역의 베리어 메탈층(62)과 도전층(63)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 분리시킨다. 이때, 상기 도전층(63)은 알루미늄이나 텅스텐중 어느 하나를 사용하여 형성하며 베리어 메탈층(62)은 알루미늄으로 형성하는 도전층의 콘택저항을 낮추기 위하여 형성하는 것이다.
도 6은 실리콘 산화막(SiO2) 상층에 백금(Pt)전극을 형성할 경우의 격자 정합을 RBS(Rutherford Backscattering Spectrometry)로 측정한 결과를 나타낸 XRD(X-Ray Diffraction) 다이어그램이다. 즉, 상기한 바와 같은 RBS를 이용한 실리콘 산화막(SiO2)과 백금 전극과의 격자 정합은 엑스-레이(X-ray)를 이용하여 노광하고 RBS장비를 이용하여 측정한 결과를 보면 다이어그램에서 나타낸 바와 같이 백금의 격자 정합이(lattice matching)이 (111)방위(orientation)(번호 ②)를 나타낸다. 즉, 상기한 바와 같이, 커패시터의 하층전극의 재료로 누설전류 특성이 적은 백금(Pt)을 사용하였을 경우 누설전류에 대한 특성은 향상될지라도 격자 정합이 (111)방위를 나타내므로 실리콘 산화막(SiO2)과 백금전극과의 점착성이 저하되는 것을 알 수 있다. 이와 같은 점착성의 저하를 방지하기 위하여 종래에는 백금전극과 실리콘 산화막(SiO2)과의 계면에 타타늄(Ti)이나 타이타늄(Ta)같은 물질을 형성하였으나 종래의 문제에서 나타낸 바와 같이 티타늄이 강유전막의 산소원자와 결합하는 문제가 발생하여 결국 고유저항의 증가로 유전율이 감소하거나 압축(compressive) 스트레스 등의 문제점을 나타내었다. 이와 같은 문제이외에도 상기 실리콘 산화막상에 티타늄을 그대로 형성할 경우 격자 정합이 (111)면 방위를 나타낸다는 것 또한 문제점으로 지적된다.
도 6의 XRD(X-Ray Diffraction) 다이어그램을 그 수치와 비교하여 설명한다.
먼저, 도 6의 X 축을 보면, 상기 실리콘 산화막(SiO2)상에 백금(Pt)을 형성한후 백금의 결정방향을 측정하기 위하여 엑스-레이를 노광한 결과 백금의 결정 방향이 2θ(theta)(각도)의 39.75°(번호 ②)에서 회절함을 보여주며, 그 결정의 면간 거리(distance)는 약 2.265Å을 나타내어 백금의 결정방향이 (111)면 방위인 것을 알 수 있다. 앞에서 한 번 설명하였지만 격자(lattice)는 결정을 만들고 있는 원자의 규칙적인 배열이기 때문에 백금의 결정을 측정하여 격자의 면 방위 상태를 측정할 수 있는 것이다. 여기서, I/IO는 최대 엑스-레이의 세기 (예를 들면 번호②)를 기준으로하여 각 번호에 나타낸 물질의 엑스-레이 세기를 나눈것이다.
도 7은 실리콘 산화막(SiO2) 상층에 상유전막(paraelectric)인 BSTO를 형성할 경우의 격자 정합을 RBS(Rutherford Backscattering Spectrometry)로 측정한 결과를 나타낸 XRD 다이어그램이다. 즉, 상기한 바와 같은 RBS를 이용한 실리콘 산화막(SiO2)과 BSTO의 격자 정합을 엑스-레이(X-ray)를 이용하여 노광하고 RBS장비를 이용하여 측정한 결과를 보면 다이어그램에서 나타낸 바와 같이 격자 정합(lattice matching)이 (100) 우선 방위를 나타낸다. 즉, 엑스-레이의 강도(Intensity)가 (100)방위, (200)방위(번호①,③)방위와 같이 일정한 회절(diffraction)을 나타냄을 알 수 있다. 이와 같은 현상으로 상기 실리콘 산화막상에서 BSTO가 600℃ 이상에서 쉽게 에패택셜(epitaxial)하게 성장할 수 있는 것을 알 수 있다.
도 7의 다이어그램을 그 수치와 비교하여 설명한다.
우선, X 축을 보면, 상기 실리콘 산화막(SiO2)상에 상유전막인 BSTO[(Ba, Sr)TiO3]를 형성한후 BSTO의 결정방향을 측정하기 위하여 엑스-레이를 노광한 결과, BSTO의 결정이 2θ(각도)의 약 22.27°(번호 ①)와 45.45°(번호③)에서 엑스-레이 광강도가 강하게 회절함을 보여주며, 그 결정의 면간 거리(distance)는 약 3.987Å(번호①)과 1.903Å(번호 ③)을 나타내어 BSTO의 결정방향이 (100)면 방위인 것을 알 수 있다.
도 8은 실리콘 산화막(SiO2) 상층에 상유전막(paraelectric)인 BSTO를 형성하고, BSTO상에 백금(Pt)을 형성할 경우의 격자 정합을 RBS(Rutherford Backscattering Spectrometry)로 측정한 결과를 나타낸 XRD 다이어그램이다. 도 6에서 보여준 바와 같은 RBS를 이용한 실리콘 산화막(SiO2)과 BSTO의 격자 정합은 (100) 우선 방위를 나타내었다. 이와 같은 결과를 갖고 상기 BSTO상에 백금전극(Pt)을 형성한다음 엑스-레이(X-ray)를 이용하여 노광하고 RBS장비를 이용하여 측정한 결과를 보면 다이어그램에서 나타낸 바와 같이, 백금의 격자 정합(lattice matching)이 (111) 우선 방위(번호 ④)와 (200) 우선 방위(번호 ⑦)를 나타낸다. 즉, 상유전막인 BSTO 상층에 백금을 형성할 경우 백금의격자 정합이 (111) 우선 방위와 (200) 우선 방위로 나타나는데 그 세기를 비교하여 보면 (111) 우선 방위의 세기(번호 ④)가 (200) 우선 방위(도면 ⑦)의 세기에 비해 상당히 약함을 알 수 있다. 즉, BSTO 상층에 형성된 백금의 대부분이 안정된 면 방위인 (200) 우선 방위를 나타낸다는 것이다. 또한, 이와 같은 현상으로 상기 실리콘 산화막상에서 BSTO가 600℃ 이상에서도 쉽게 에패택셜(epitaxial)하게 성장하여 안정된 격자 정합을 이룸을 알 수 있다. 또한, 상기한 바와 같은 안정된 격자 정합으로 점착성(adhesion)이 향상됨에 따라 백금을 고온 처리할 경우 발생하였던 힐록(hillock)의 발생을 최대한 억제할 수 있다.
도 8의 다이어그램을 그 수치와 비교하여 설명한다.
우선, X 축을 보면, 상기 실리콘 산화막(SiO2)상에 상유전막인 BSTO[(Ba, Sr)TiO3]를 형성한후 BSTO 상에 하층전극인 백금을 형성한후 백금의 결정방향을 측정하기 위하여 엑스-레이를 노광한 결과, 백금의 결정이 2θ(각도)의 약 40.01°(번호 ④)와 46.59°(번호 ⑦)에서 엑스-레이가 회절함을 보여주며, 그 결정의 면간 거리(distance)는 약 2.25Å과 1.94Å을 나타내어 백금의 결정방향이 (100)면 방위인 것을 알 수 있다.
도 9는 실리콘 산화막(SiO2) 상층에 상유전막(paraelectric)인 BSTO를 형성하고, BSTO상에 커패시터 제 1 전극으로 사용할 백금(Pt)을 형성한후 상기 백금상에 강유전막을 형성한후의 격자 정합을 RBS(Rutherford Backscattering Spectrometry)로 측정한 결과를 나타낸 XRD 다이어그램이다.
이와 같은 도 9는 본 발명 반도체 메로리장치의 최종적인 격자정합을 보여주는 것인데, 도 8에서 보여준 바와 같은 RBS를 이용한 실리콘 산화막(SiO2)과 BSTO 및 백금(Pt)의 격자 정합은 안정된 것을 확인하였다. 이와 같은 결과를 갖고 상기 백금전극(Pt)상에 강유전막으로 사용할 BST[(Ba,Sr)TiO3]를 형성한다음 엑스-레이(X-ray)를 이용하여 노광한후 RBS장비를 이용하여 측정한 결과를 보면 다이어그램에서 나타낸 바와 같이, 상기 백금의 격자 정합은 (111) 우선 방위(번호 ③)과 (200) 우선 방위(번호 ⑤)에서 엑스-레이의 회절을 나타내고 그 세기는 안정된 (200) 우선 방위의 세기가 (111) 우선 방위의 세기보다 여전히 강함을 알 수 있다. 그리고, 상기 백금 상층의 BST의 격자 정합(lattice matching)이 (100) 방위(번호 ①)를 나타냄을 알 수 있다. 이때, 강유전막인 BST의 (100) 방위의 특성은, BST나 PZT와 같은 강유전체(ferroelectric)는 (100)(001)면 방위일 때 포화분극량이 가장크며, 또한 180° 도메인(domain) 스위칭(switching)으로 피로(fatigue)에 가장 안정한 것으로 알려져 있다. 즉, 데이터 고쳐쓰기 등에 유리하다.
도 9의 다이어그램을 그 수치와 비교하여 설명한다.
우선, X 축을 보면, 상기 실리콘 산화막(SiO2)상에 상유전막인 BSTO를 형성한후 상기 BSTO 상에 커패시터 제 1 전극인 백금을 형성하고, 백금상에 강유전막을 형성한다음 결정방향을 측정하기 위하여 엑스-레이를 노광한 결과, 백금전극의 결정은 2θ(각도)의 약 39.92°와 46.53°에서 엑스-레이가 회절함을 보여주며, 그 결정의 면간 거리(distance)는 약 2.25Å과 1.94Å을 나타내어 백금의 결정방향은 (111) 및 (200)면 방위를 나타낸다. 그리고, 그 세기는 (111)방위를 나타낼 경우4064(번호 ③)이고, (200)방위를 나타낼 경우 4984(번호 ⑤) 임을 알 수 있다. 즉, 백금전극의 면 방위가 안정된 (200) 방위를 나타내는 것이 더 많은 것이다. 그리고, 상기 백금 상층의 BST의 격자 정합(lattice matching)이 (100) 방위(번호 ①)를 나타내어 백금 상층에 BST를 형성하여도 안정된 격자 정합을 이룸을 알 수 있다.
이상에서 설명한 바와 같은 본 발명은 상기 실리콘 산화막(SiO2)(56)상층에 상유전막(BSTO, STO)을 형성하였을 때 뿐만 아니라 실리콘 질화막(SiN4)상에 상유전막을 형성하여도 동일한 결과를 얻을 수 있으며, 커패시터 전극으로 백금대신 이리듐(Ir)을 사용하여도 동일한 결과를 얻을 수 있다. 또한, 상기한 바와 같은 강유전막으로 BST 대신 PZT, PLZT 및 BTO 등을 사용하여도 마찬가지이다.
본 발명에 따른 반도체 메모리장치 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 백금전극과 실리콘 산화막의 점착성을 향상하기 위하여 동일 면 방위를 갖는 상유전막을 그 계면에 형성하여 점착성이 향상되어 백금과 실리콘 산화막의 압축 스트레스를 때문에 발생하였던 백금의 힐록이 방지되어 반도체 메모리장치로서의 신뢰도를 향상시킬수 있다.
둘째, 티타늄이나 타이타늄 때문에 발생하였던 상호확산 문제가 600℃ 이상에서 쉽게 에피택셜하게 성장하는 상유전막을 이용한 점착물질의 형성으로 해결되어 강유전막을 이용한 반도체 메모리장치의 특성을 최대한 살릴수 있음은 물론 안정된 반도체 메모리장치를 제공할 수 있다.

Claims (6)

  1. 기판위에 형성된 절연막;
    상기 절연막위에 형성된 상유전막;
    상기 상유전막위에 형성된 제 1 전극;
    상기 제 1 전극위에 형성된 강유전막; 그리고,
    상기 강유전막위에 형성된 제 2 전극을 포함하여 구성됨을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 상유전막은 상기 제 1 전극과 격자정합 관계가 있는 물질로 형성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 상유전막은 STO(SrTiO3)와 BSTO[(Ba,Sr)TiO3]중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치.
  4. 기판위에 형성된 절연막위에 상유전막을 형성하는 단계;
    상기 상유전막위에 제 1 전극을 형성하는 단계;
    상기 제 1 전극위에 강유전막을 형성하는 단계;
    상기 강유전막위에 제 2 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  5. 제 4 항에 있어서, 상기 상유전막, 제 1 전극, 강유전막 및 제 2 전극은 (100)면 방위나 (200)면 방위의 결정방향을 갖도록 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  6. 게이트 전극, 소오스/드레인으로 사용할 불순물 영역을 갖는 트랜지스터가 형성된 반도체 기판상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막의 소정영역상에 상유전막, 제 1 전극, 강유전막 및 제 2 전극을 차례로 형성하는 단계;
    상기 제 2 전극을 포함한 상기 제 1 절연막상에 제 2 절연막을 형성하는 단계;
    상기 제 1 및 제 2 절연막을 선택적으로 식각하여 상기 불순물 영역과 상기 제 2 전극을 노출시키는 단계;
    상기 노출된 불순물 영역과 상기 제 2 전극이 전기적으로 연결되도록 도전층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
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