JPH05259389A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05259389A JPH05259389A JP4053298A JP5329892A JPH05259389A JP H05259389 A JPH05259389 A JP H05259389A JP 4053298 A JP4053298 A JP 4053298A JP 5329892 A JP5329892 A JP 5329892A JP H05259389 A JPH05259389 A JP H05259389A
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Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】分極反転よる信頼性低下の問題を回避し、half
VDD plate方式を採用することが可能な高誘電率材料を
用いた、信頼性の高いＤＲＡＭメモリセルを提供する。 【構成】固溶体(xBaZrO3・(1-x) PbTiO3)で、BaZrO3が4
5%以上含まれる固溶体薄膜16をキャパシタ絶縁膜として
用いる。 【効果】構造の簡単で微細なメモリセルで十分な蓄積電
荷量を確保することが出来、かつ、half VDD plate方式
を採用することが可能な、高信頼性のＤＲＡＭメモリセ
ルを実現できる。
VDD plate方式を採用することが可能な高誘電率材料を
用いた、信頼性の高いＤＲＡＭメモリセルを提供する。 【構成】固溶体(xBaZrO3・(1-x) PbTiO3)で、BaZrO3が4
5%以上含まれる固溶体薄膜16をキャパシタ絶縁膜として
用いる。 【効果】構造の簡単で微細なメモリセルで十分な蓄積電
荷量を確保することが出来、かつ、half VDD plate方式
を採用することが可能な、高信頼性のＤＲＡＭメモリセ
ルを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、高
誘電体を用いた半導体記憶装置の製造方法に関する。
誘電体を用いた半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ( Dynamic Random Access Memo
ry )では３年で４倍のペースで高集積化を実現してきて
おり、既に４メガビットメモリの量産が始まっている。
この高集積化は主に素子の微細化によって行われてき
た。しかし、微細化に伴う蓄積容量の減少のために信号
対雑音（ＳＮ）比の低下や、α線の入射による信号反転
等の弊害が顕在化し、信頼性の確保が大きな問題となっ
ている。この問題を解決するため、キャパシタ絶縁膜の
薄膜化を進めると共に、３次元化によって小さな平面面
積のなかに大きなキャパシタ面積を持ったメモリセルが
開発されていが、このような方法によっても、メモリセ
ルの微細化と構造の複雑化が進行し製造技術が非常に難
しくなるとともに、開発・製造コストが著しく増大する
という経済性の問題ある。
ry )では３年で４倍のペースで高集積化を実現してきて
おり、既に４メガビットメモリの量産が始まっている。
この高集積化は主に素子の微細化によって行われてき
た。しかし、微細化に伴う蓄積容量の減少のために信号
対雑音（ＳＮ）比の低下や、α線の入射による信号反転
等の弊害が顕在化し、信頼性の確保が大きな問題となっ
ている。この問題を解決するため、キャパシタ絶縁膜の
薄膜化を進めると共に、３次元化によって小さな平面面
積のなかに大きなキャパシタ面積を持ったメモリセルが
開発されていが、このような方法によっても、メモリセ
ルの微細化と構造の複雑化が進行し製造技術が非常に難
しくなるとともに、開発・製造コストが著しく増大する
という経済性の問題ある。
【０００３】チタン酸ジルコン酸鉛を代表とする強誘電
体は、従来のキャパシタ用の誘電体膜SiO2やSi3N4に比
較し100〜1000倍の誘電率を持つため、比較的簡単なキ
ャパシタ構造と組み合わせるだけでギガビット世代の微
小な（0.1〜0.2μｍ2）メモリセルの中に回路動作上十
分な電荷を蓄える事ができるため、これをＤＲＡＭキャ
パシタ絶縁膜に用いる検討が行われている。強誘電体薄
膜をキャパシタ絶縁膜に用いたＤＲＡＭとしては特公平
３−１６５５５７号や、特公平３−２５６３５６号に記
載されているものがある。
体は、従来のキャパシタ用の誘電体膜SiO2やSi3N4に比
較し100〜1000倍の誘電率を持つため、比較的簡単なキ
ャパシタ構造と組み合わせるだけでギガビット世代の微
小な（0.1〜0.2μｍ2）メモリセルの中に回路動作上十
分な電荷を蓄える事ができるため、これをＤＲＡＭキャ
パシタ絶縁膜に用いる検討が行われている。強誘電体薄
膜をキャパシタ絶縁膜に用いたＤＲＡＭとしては特公平
３−１６５５５７号や、特公平３−２５６３５６号に記
載されているものがある。
【０００４】
【発明が解決しようとする課題】ＤＲＡＭの信号電圧は
プレート電圧Vcpに依存しない。プレート電極は一定の
電位に保たれてさえいればよい。プレート電圧Vcpによ
って、二つの方式がある。一つはVcp＝VDD or VSSとす
る方式（以下VDD/VSS plate方式と呼ぶ）で、もう一つ
はVcp=(VDD-VSS)/2とする方式（以下half VDD plate方
式と呼ぶ。）である。VDD/VSS plate方式では”０”あ
るいは”１”を書き込んだときにキャパシタ絶縁膜に電
圧VDDがかかるのに対して、half VDD plate方式では”
０”，”１”いずれの場合も±(VDD-VSS)/2の電圧がか
かることになる。
プレート電圧Vcpに依存しない。プレート電極は一定の
電位に保たれてさえいればよい。プレート電圧Vcpによ
って、二つの方式がある。一つはVcp＝VDD or VSSとす
る方式（以下VDD/VSS plate方式と呼ぶ）で、もう一つ
はVcp=(VDD-VSS)/2とする方式（以下half VDD plate方
式と呼ぶ。）である。VDD/VSS plate方式では”０”あ
るいは”１”を書き込んだときにキャパシタ絶縁膜に電
圧VDDがかかるのに対して、half VDD plate方式では”
０”，”１”いずれの場合も±(VDD-VSS)/2の電圧がか
かることになる。
【０００５】したがって、half VDD plate方式を用いれ
ば、キャパシタ絶縁膜にかかる電圧をVDD/VSS plate方
式の場合の半分にすることが出来る。絶縁膜のリーク電
流や平均故障時間は絶縁膜にかかる電場のexponential
に比例して大きくなるので、half VDD plate方式を用い
ることによって、キャパシタ絶縁膜の信頼性は飛躍的に
向上する。このような理由から今日ＤＲＡＭではhalf V
DD plate方式を用いるのが普通である。
ば、キャパシタ絶縁膜にかかる電圧をVDD/VSS plate方
式の場合の半分にすることが出来る。絶縁膜のリーク電
流や平均故障時間は絶縁膜にかかる電場のexponential
に比例して大きくなるので、half VDD plate方式を用い
ることによって、キャパシタ絶縁膜の信頼性は飛躍的に
向上する。このような理由から今日ＤＲＡＭではhalf V
DD plate方式を用いるのが普通である。
【０００６】ところが、強誘電体は図２に示したよう
に、分極−電場特性にヒステリシスをもち、抗電場Ec以
上の電場がかかると分極が反転する。このため、強誘電
体薄膜をキャパシタ絶縁膜として用いたＤＲＡＭではEc
・t＞VDD/2の場合、強誘電体の分極が反転してしまい、
強誘電体を用いた不揮発性メモリで問題になるのと同様
に、読み出し、書き込みを繰り返すうちに薄膜が疲労し
て、信頼性が劣化してしまうという問題がある。強誘電
体薄膜の耐圧、リーク電流特性が改善され、薄膜にVDD
の電圧がかかっても十分な信頼性が得られればVDD/VSS
plate方式を採用することが出来るが、より集積度の高
い世代まで同じ材料を使うためにも、できれば、half V
DD plate方式を用いたいところである。
に、分極−電場特性にヒステリシスをもち、抗電場Ec以
上の電場がかかると分極が反転する。このため、強誘電
体薄膜をキャパシタ絶縁膜として用いたＤＲＡＭではEc
・t＞VDD/2の場合、強誘電体の分極が反転してしまい、
強誘電体を用いた不揮発性メモリで問題になるのと同様
に、読み出し、書き込みを繰り返すうちに薄膜が疲労し
て、信頼性が劣化してしまうという問題がある。強誘電
体薄膜の耐圧、リーク電流特性が改善され、薄膜にVDD
の電圧がかかっても十分な信頼性が得られればVDD/VSS
plate方式を採用することが出来るが、より集積度の高
い世代まで同じ材料を使うためにも、できれば、half V
DD plate方式を用いたいところである。
【０００７】図３はこれまで報告されているＰＺＴ薄膜
の膜厚tと抗電場Ecの関係をまとめたものである。膜厚
が薄くなるに従ってEcが増大している。half VDD plate
方式を用いた場合に、各世代のキャパシタ絶縁膜にかか
る電場を計算して、同図中に示してある。この図から分
かるように、１Ｇ，４Ｇ ｂｉｔ ＤＲＡＭではＰＺＴ薄
膜を用いてもhalf VDD plate方式を採用できる可能性が
ある。しかし、膜中で坑電場にばらつきがある場合、坑
電場の小さい部分は分極の反転がおこることになり、信
頼性の面からは問題がある。
の膜厚tと抗電場Ecの関係をまとめたものである。膜厚
が薄くなるに従ってEcが増大している。half VDD plate
方式を用いた場合に、各世代のキャパシタ絶縁膜にかか
る電場を計算して、同図中に示してある。この図から分
かるように、１Ｇ，４Ｇ ｂｉｔ ＤＲＡＭではＰＺＴ薄
膜を用いてもhalf VDD plate方式を採用できる可能性が
ある。しかし、膜中で坑電場にばらつきがある場合、坑
電場の小さい部分は分極の反転がおこることになり、信
頼性の面からは問題がある。
【０００８】
【課題を解決するための手段】固溶体(xBaZrO3・(1-x)
PbTiO3)で、BaZrO3が45%以上含まれる固溶体の薄膜をキ
ャパシタ絶縁膜として採用する。
PbTiO3)で、BaZrO3が45%以上含まれる固溶体の薄膜をキ
ャパシタ絶縁膜として採用する。
【０００９】
【作用】ＤＲＡＭの動作保証温度範囲が０℃〜１２５℃
であることから、０℃以下にキュリー点を持つ強誘電体
材料を採用し、常誘電体相で使用することにより分極反
転による信頼性の問題を回避できる。
であることから、０℃以下にキュリー点を持つ強誘電体
材料を採用し、常誘電体相で使用することにより分極反
転による信頼性の問題を回避できる。
【００１０】固溶体（x(BaZrO3)・1-x(PbTiO3)）で、BaZ
rO3が４５％以上含まれる固溶体では、キュリー点が０
℃以下で、ＤＲＡＭの動作保証温度範囲内では常誘電性
であり、half VDD plate方式を採用できる。特に、x=0.
45〜 0.5の組成では比誘電率が１５００〜２０００と大
きく、また温度による比誘電率の変化が小さいので、Ｄ
ＲＡＭキャパシタ絶縁膜として好適である。
rO3が４５％以上含まれる固溶体では、キュリー点が０
℃以下で、ＤＲＡＭの動作保証温度範囲内では常誘電性
であり、half VDD plate方式を採用できる。特に、x=0.
45〜 0.5の組成では比誘電率が１５００〜２０００と大
きく、また温度による比誘電率の変化が小さいので、Ｄ
ＲＡＭキャパシタ絶縁膜として好適である。
【００１１】
【実施例】以下、実施例を用いて本発明を詳細に説明す
る。
る。
【００１２】図１は、本発明のメモリセルの断面図を示
したものである。キャパシタ絶縁膜に固溶体（x(BaZr
O3)・1-x(PbTiO3)）の薄膜を用いている以外は、基本的
には特公平3-256356号に記載されているものと同じ構造
をしている。ここで１はp半導体基板、２は素子間分離
絶縁膜、３はゲート酸化膜、４はゲート電極となるワー
ド線、５,６,７,１０,１２,１３は層間絶縁膜、６はｎ
型不純物拡散層（リン）、９,１４はコンタクトプラ
グ、１１はビット線、１５は下部電極、１６は固溶体
（x(BaZrO3)・1-x(PbTiO3)）の薄膜、１７はプレート電
極である。
したものである。キャパシタ絶縁膜に固溶体（x(BaZr
O3)・1-x(PbTiO3)）の薄膜を用いている以外は、基本的
には特公平3-256356号に記載されているものと同じ構造
をしている。ここで１はp半導体基板、２は素子間分離
絶縁膜、３はゲート酸化膜、４はゲート電極となるワー
ド線、５,６,７,１０,１２,１３は層間絶縁膜、６はｎ
型不純物拡散層（リン）、９,１４はコンタクトプラ
グ、１１はビット線、１５は下部電極、１６は固溶体
（x(BaZrO3)・1-x(PbTiO3)）の薄膜、１７はプレート電
極である。
【００１３】図４から図８は、本実施例によるメモリセ
ルを製造する工程を示すための断面図である。まず、図
４に示すように、スイッチ用トランジスタを従来のMOSF
ET形成工程により形成する。表面全体に公知のＣＶＤ法
を用いて厚さ５０ｎｍのSiO2７と、厚さ４００ｎｍのSi
3N4をそれぞれＣＶＤ法により堆積させ、膜厚分のSi3N4
をエッチングすることによりワード線間に絶縁膜８を埋
め込む。
ルを製造する工程を示すための断面図である。まず、図
４に示すように、スイッチ用トランジスタを従来のMOSF
ET形成工程により形成する。表面全体に公知のＣＶＤ法
を用いて厚さ５０ｎｍのSiO2７と、厚さ４００ｎｍのSi
3N4をそれぞれＣＶＤ法により堆積させ、膜厚分のSi3N4
をエッチングすることによりワード線間に絶縁膜８を埋
め込む。
【００１４】次に、図５に示すように、ビット線が基板
表面のｎ型拡散層と接触する部分および、蓄積電極が基
板表面のｎ型拡散層と接触する部分を公知のホトリソグ
ラフィ法とドライエッチング法を用いて開口する。ＣＶ
Ｄ法を用いて厚さ４００ｎｍのn型の不純物を含む多結
晶シリコンを堆積させた後、膜厚分のエッチングをする
ことにより、前述のエッチングにより形成された穴の内
部に多結晶シリコン５１、５２を埋め込む。
表面のｎ型拡散層と接触する部分および、蓄積電極が基
板表面のｎ型拡散層と接触する部分を公知のホトリソグ
ラフィ法とドライエッチング法を用いて開口する。ＣＶ
Ｄ法を用いて厚さ４００ｎｍのn型の不純物を含む多結
晶シリコンを堆積させた後、膜厚分のエッチングをする
ことにより、前述のエッチングにより形成された穴の内
部に多結晶シリコン５１、５２を埋め込む。
【００１５】厚さ５０ｎｍのSiO2１０をＣＶＤ法により
堆積させ、ビット線が多結晶シリコン５２と接触する部
分のみを公知のホトリソグラフィ法とドライエッチング
法を用いて開口する。次に、ビット線11を形成する。ビ
ット線の材料としては、金属のシリサイドと多結晶シリ
コンの積層膜を用いた。この上に、厚さ200nmのSiO2７
２を堆積させる。SiO2１２とビット線１１を公知のホト
リソグラフィ法とドライエッチング法を用いて加工し、
ビット線を所望のパターンとする。次に、膜厚１５０ｎ
ｍのSiO2をＣＶＤ法により堆積し、ドライエッチング法
によりエッチングして、ビット線の側壁部にSiO2のサイ
ドウォールスペーサを形成し、ビット線を絶縁する（図
６）。
堆積させ、ビット線が多結晶シリコン５２と接触する部
分のみを公知のホトリソグラフィ法とドライエッチング
法を用いて開口する。次に、ビット線11を形成する。ビ
ット線の材料としては、金属のシリサイドと多結晶シリ
コンの積層膜を用いた。この上に、厚さ200nmのSiO2７
２を堆積させる。SiO2１２とビット線１１を公知のホト
リソグラフィ法とドライエッチング法を用いて加工し、
ビット線を所望のパターンとする。次に、膜厚１５０ｎ
ｍのSiO2をＣＶＤ法により堆積し、ドライエッチング法
によりエッチングして、ビット線の側壁部にSiO2のサイ
ドウォールスペーサを形成し、ビット線を絶縁する（図
６）。
【００１６】蓄積電極が多結晶シリコン５１と接触する
部分のみを公知のホトリソグラフィ法とドライエッチン
グ法を用いて開口する。この上にＣＶＤ法によりSiO2１
３を堆積し、エッチバック法により平坦化した。ＢＰＳ
Ｇなどのシリコン酸化膜系の絶縁膜を堆積させ、平坦化
してもよい。その場合、絶縁膜は、下の段差を埋めて平
坦化するのに十分な膜厚とする必要がある。公知のホト
リソグラフィ法とドライエッチング法を用いて蓄積容量
部を多結晶シリコン５１と接触させるメモリ部コンタク
ト孔を開口し、このコンタクト孔を多結晶シリコン１４
で埋め込む（図７）。
部分のみを公知のホトリソグラフィ法とドライエッチン
グ法を用いて開口する。この上にＣＶＤ法によりSiO2１
３を堆積し、エッチバック法により平坦化した。ＢＰＳ
Ｇなどのシリコン酸化膜系の絶縁膜を堆積させ、平坦化
してもよい。その場合、絶縁膜は、下の段差を埋めて平
坦化するのに十分な膜厚とする必要がある。公知のホト
リソグラフィ法とドライエッチング法を用いて蓄積容量
部を多結晶シリコン５１と接触させるメモリ部コンタク
ト孔を開口し、このコンタクト孔を多結晶シリコン１４
で埋め込む（図７）。
【００１７】Ptの下地電極15を形成した後、フォトレジ
ストをマスクにドライエッチング法によりこれをパター
ンニングした。この表面に固溶体（x(BaZrO3)・1-x(PbTi
O3)）の薄膜16を形成する。本実施例では、高周波マグ
ネトロンスパッタ法により、厚さ100nmの（x(BaZrO3)・1
-x(PbTiO3)）固溶体薄膜を形成した。薄膜の組成はx=0.
47とした。スパッタリングガスはアルゴンと酸素の９：
１混合ガスを使用し、ガス圧は0.1Torrとした。スパッ
タ時の基板温度は約200℃とし、スパッタ終了後、酸化
雰囲気中で550℃2時間の熱処理をおこなった。
ストをマスクにドライエッチング法によりこれをパター
ンニングした。この表面に固溶体（x(BaZrO3)・1-x(PbTi
O3)）の薄膜16を形成する。本実施例では、高周波マグ
ネトロンスパッタ法により、厚さ100nmの（x(BaZrO3)・1
-x(PbTiO3)）固溶体薄膜を形成した。薄膜の組成はx=0.
47とした。スパッタリングガスはアルゴンと酸素の９：
１混合ガスを使用し、ガス圧は0.1Torrとした。スパッ
タ時の基板温度は約200℃とし、スパッタ終了後、酸化
雰囲気中で550℃2時間の熱処理をおこなった。
【００１８】今回はスパッタ法を用いたが、x(BaZrO3)・
1-x(PbTiO3)固溶体薄膜の形成方法としては、公知のゾ
ル・ゲル法やＣＶＤ法、ＭＯＣＶＤ法等を用いてもよ
い。次に、プレート電極17を被着し、メモリセルの蓄積
容量部を完成させる。最後に、層間絶縁膜を形成し、そ
の上にＡｌ配線を作り、メモリセルを完成する。
1-x(PbTiO3)固溶体薄膜の形成方法としては、公知のゾ
ル・ゲル法やＣＶＤ法、ＭＯＣＶＤ法等を用いてもよ
い。次に、プレート電極17を被着し、メモリセルの蓄積
容量部を完成させる。最後に、層間絶縁膜を形成し、そ
の上にＡｌ配線を作り、メモリセルを完成する。
【００１９】図８はx(BaZrO3)・1-x(PbTiO3)固溶体を用
いたキャパシタの比誘電率の温度特性である。x=0.45〜
0.5の組成では、0℃〜125℃の温度範囲で比誘電率が150
0〜2000と大きく、また温度による比誘電率の変化が小
さいことがわかる。
いたキャパシタの比誘電率の温度特性である。x=0.45〜
0.5の組成では、0℃〜125℃の温度範囲で比誘電率が150
0〜2000と大きく、また温度による比誘電率の変化が小
さいことがわかる。
【００２０】
【発明の効果】本発明によれば、構造の簡単で微細なメ
モリセルで十分な蓄積電荷量を確保することが出来、ha
lf VDD plate方式を採用することが可能となるので、信
頼性の高いギガビットレベルのメモリが実現できる。
モリセルで十分な蓄積電荷量を確保することが出来、ha
lf VDD plate方式を採用することが可能となるので、信
頼性の高いギガビットレベルのメモリが実現できる。
【図１】本発明のメモリセルの断面図である。
【図２】強誘電体の分極−電圧特性である。
【図３】ＰＺＴ薄膜の膜厚ｔと抗電場Ｅcの関係であ
る。
る。
【図４】本発明の一実施例の工程を示す第１の断面図で
ある。
ある。
【図５】本発明の一実施例の工程を示す第２の断面図で
ある。
ある。
【図６】本発明の一実施例の工程を示す第３の断面図で
ある。
ある。
【図７】本発明の一実施例の工程を示す第４の断面図で
ある。
ある。
【図８】x(BaZrO3)・1-x(PbTiO3)固溶体の比誘電率の温
度特性である。
度特性である。
１…半導体基板、２…素子間分離酸化膜、３…ゲート酸
化膜、４…ワード線、５,７,８,１０,１２,１３…層間
絶縁膜、６…不純物拡散層、９,１４,５１,５２…コン
タクトプラグ、１１…ビット線、１５…下部電極、１６
…x(BaZrO3)・1-x(PbTiO3)固溶体薄膜、１７…プレート
電極。
化膜、４…ワード線、５,７,８,１０,１２,１３…層間
絶縁膜、６…不純物拡散層、９,１４,５１,５２…コン
タクトプラグ、１１…ビット線、１５…下部電極、１６
…x(BaZrO3)・1-x(PbTiO3)固溶体薄膜、１７…プレート
電極。
Claims (5)
- 【請求項１】一つのスイッチ用トランジスタと、一つの
電荷蓄積容量を有するメモリセルを含む半導体記憶装置
であって、該電荷蓄積容量の絶縁膜にジルコン酸バリウ
ムとチタン酸鉛の固溶体（x(BaZrO3)・1-x(PbTiO3)）の
薄膜を用いたことを特徴とする半導体記憶装置。 - 【請求項２】上記固溶体（x(BaZrO3)・1-x(PbTiO3)）の
組成がx>0.45であることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。 - 【請求項３】一般的化学式ＡＢＯ3で表わされるペロブ
スカイト型化合物において、A原子としてバリウムと鉛
を、Ｂ原子としてチタンとジルコニウムを含む固溶体の
薄膜で、−20℃から150℃の温度範囲で常誘電体である
薄膜を電荷蓄積容量の絶縁膜に用いたことを特徴とす
る、一つのスイッチ用トランジスタと、一つの電荷蓄積
容量を有するメモリセルを含む半導体記憶装置。 - 【請求項４】一つのスイッチ用トランジスタと、一つの
電荷蓄積容量を有するメモリセルを含む半導体記憶装置
であって、該電荷蓄積容量の絶縁膜にジルコン酸バリウ
ムとチタン酸鉛の固溶体（x(BaZrO3)・1-x(PbTiO3)）の
薄膜を用いた半導体記憶装置の製造方法において、該薄
膜を高周波マグネトロンスパッタ法を用いることを特徴
とする半導体記憶装置の製造方法。 - 【請求項５】上記固溶体（x(BaZrO3)・1-x(PbTiO3)薄膜
を形成する際、一旦目的の薄膜と同じ組成の非晶質薄膜
を形成した後、５００℃以上で熱処理することを特徴と
する特許請求の範囲第４項記載の半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053298A JPH05259389A (ja) | 1992-03-12 | 1992-03-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053298A JPH05259389A (ja) | 1992-03-12 | 1992-03-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259389A true JPH05259389A (ja) | 1993-10-08 |
Family
ID=12938820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053298A Pending JPH05259389A (ja) | 1992-03-12 | 1992-03-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259389A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939746A (en) * | 1995-12-14 | 1999-08-17 | Nec Corporation | Semiconductor memory device and manufacturing method of the same |
| KR100364798B1 (ko) * | 2000-04-03 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 제조 방법 |
| US6579754B2 (en) | 1998-04-09 | 2003-06-17 | Hitachi, Ltd. | Semiconductor memory device having ferroelectric film and manufacturing method thereof |
| KR100477394B1 (ko) * | 2000-11-01 | 2005-03-17 | 인터내셔널 비지네스 머신즈 코포레이션 | 저 동작 전압을 요하는 유기-무기 하이브리드 반도체를갖춘 박막 전계 효과 트랜지스터 |
| KR100513364B1 (ko) * | 1998-10-29 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
-
1992
- 1992-03-12 JP JP4053298A patent/JPH05259389A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5939746A (en) * | 1995-12-14 | 1999-08-17 | Nec Corporation | Semiconductor memory device and manufacturing method of the same |
| US5953609A (en) * | 1995-12-14 | 1999-09-14 | Nec Corporation | Method of manufacturing a semiconductor memory device |
| US6579754B2 (en) | 1998-04-09 | 2003-06-17 | Hitachi, Ltd. | Semiconductor memory device having ferroelectric film and manufacturing method thereof |
| US6995058B2 (en) | 1998-04-09 | 2006-02-07 | Renesas Technology Corp. | Semiconductor memory device and manufacturing method thereof |
| KR100513364B1 (ko) * | 1998-10-29 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100364798B1 (ko) * | 2000-04-03 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 제조 방법 |
| KR100477394B1 (ko) * | 2000-11-01 | 2005-03-17 | 인터내셔널 비지네스 머신즈 코포레이션 | 저 동작 전압을 요하는 유기-무기 하이브리드 반도체를갖춘 박막 전계 효과 트랜지스터 |
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