JPH08204145A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08204145A
JPH08204145A JP7009834A JP983495A JPH08204145A JP H08204145 A JPH08204145 A JP H08204145A JP 7009834 A JP7009834 A JP 7009834A JP 983495 A JP983495 A JP 983495A JP H08204145 A JPH08204145 A JP H08204145A
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polysilicon film
polysilicon
capacitor
forming
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    • Y10S438/964—Roughened surface

Abstract

(57)【要約】 【目的】キャパシタの電極の表面積を簡便に拡大させる
方法を提供し、半導体デバイスの高密度化あるいは微細
化を容易にする。 【構成】下部電極、誘電体膜および上部電極を有して構
成されるキャパシタを備えた半導体装置の製造方法にお
いて、前記下部電極の製造方法が、不純物としてＶ族元
素を含み更に窒素元素あるいは酸素元素を含有するポリ
シリコン膜を形成する工程と、前記ポリシリコン膜をパ
ターニングする工程と、前記パターニングしたポリシリ
コン膜を化学薬液中でエッチングし下部電極となる前記
パターニングしたポリシリコン膜の表面に凹凸を形成す
る工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体装置のキャパシタ電極の形成方法に関
する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１５μｍ程度となる１ギガビット
ＤＲＡＭにおいても、スタック構造のキャパシタは有効
であると考えられている。
【０００５】このスタック構造のキャパシタでその電極
の表面積を増大させる方法として、種々の手法が提案さ
れている。その中で最新のものとして、特願平５−２１
９３７０号明細書に記載されているような、キャパシタ
の電極表面を微細な凹凸構造にするものが提案されてい
る。この方法では、これまでに提案されているフィン型
あるいはシリンダ型の電極構造の場合に比べ、そのキャ
パシタ電極の製造方法がより簡便なものとなっている。
【０００６】そこで、以下に従来の技術としてキャパシ
タの電極表面に微細な凹凸構造を形成する方法について
図５に基づいて説明する。図５は上記のキャパシタの製
造方法を工程順に示す断面図である。
【０００７】図５（ａ）に示すように、導電型がｐ型の
シリコン基板５１の表面に容量拡散層５２が形成され
る。ここで、この容量拡散層５２の導電型はｎ型であ
る。このようにした後、層間絶縁膜５３が形成される。
この層間絶縁膜５３はＣＶＤ（化学気相成長）法により
堆積された膜厚が５００ｎｍ〜１μｍｎのシリコン酸化
膜である。このシリコン酸化膜は堆積後ＣＭＰ（化学的
機械研磨）法でその表面が平坦化されている。
【０００８】次に、先述の容量拡散層５２上の所定の領
域の層間絶縁膜５３に容量電極用のコンタクト孔が形成
される。このようにした後、膜厚が６００ｎｍ程度のポ
リシリコン膜５４がＣＶＤ法で堆積される。ここで、こ
のポリシリコン膜５４の成膜は、減圧ＣＶＤ炉に反応ガ
スとしてＳｉＨ4 、雰囲気ガスとしてＮ2 が導入され、
成膜温度が６００〜６５０℃に設定されて行われる。こ
の方法により形成されるポリシリコン膜のシリコン結晶
は柱状でその結晶粒径の平均的な大きさは３０ｎｍ程度
になる。
【０００９】次に、図５（ｂ）に示すように、公知のフ
ォトリソグラフィ技術とドライエッチング技術でポリシ
リコン膜５４が所定の寸法に加工され、パターン化した
ポリシリコン５５が形成される。このようにした後、こ
のパターン化したポリシリコン５５に熱拡散法によりリ
ン不純物が添加される。ここで、この熱拡散の温度は９
００℃以下に設定され、先述のシリコン結晶の再結晶化
によりポリシコン膜の結晶粒径の増大することが抑制さ
れる。ここで、このリン不純物の含有量が２×１０20〜
４×１０20原子／ｃｍ3 になるように他の拡散条件は設
定される。
【００１０】次に、図５（ｃ）に示すようにパターン化
したポリシリコン５５の表面に凹凸が形成される。この
ようにして、容量下部電極５６が形成される。ここで、
この凹凸の形成は以下に述べるような２段階のエッチン
グ処理で行われる。
【００１１】先ず初めに、第１段階のエッチングが加熱
された燐酸水溶液中で行われる。すなわち、図５（ｂ）
に示す状態のシリコン基板が、１５０〜２００℃に加熱
された燐酸水溶液中に１時間程度の浸漬される。リン不
純物を高濃度に含むパターン化したポリシリコン５５で
は、このリン不純物が結晶粒界あるいは結晶粒中の欠陥
に偏析する。このリン不純物の偏析した領域は前述の加
熱された燐酸水溶液でエッチングされ易いため、パター
ン化したポリシリコン５５の表面は多孔質状に変化し多
孔質シリコン層が形成される。
【００１２】次に第２段階のエッチングが行われる。こ
こで、この場合のエッチングの溶液にはアンモニアの水
溶液、過酸化水素水および純水の混合溶液が用いられ
る。この混合溶液でエッチング処理すると、パターン化
したポリシリコン５５の表面に形成された多孔質状シリ
コン層はエッチングされ、図５（ｃ）に示すような凹凸
を有する容量下部電極５６が形成される。
【００１３】このようにした後、希弗酸溶液で容量下部
電極５６の表面処理がされて自然酸化膜が除去される。
次に、容量誘電体膜５７が形成され、この容量誘電体膜
５７を被覆する容量上部電極５８が形成される。ここ
で、容量誘電体膜５７は膜厚が５〜１０ｎｍのＣＶＤ法
で堆積されるシリコン窒化膜であり、容量上部電極５８
はリン不純物を含有するポリシリコン膜である。
【００１４】以上のようにして、シリコン基板５１の表
面に形成された容量拡散層５２と層間絶縁膜５３に形成
されたコンタクト孔を通して電気接続される容量下部電
極５６、容量誘電体膜５７および容量上部電極５８を有
する１個のキャパシタが形成される。
【００１５】
【発明が解決しようとする課題】上述の従来の技術で
は、容量電極に用いられるポリシリコンにリン等の不純
物が添加され、この不純物を含むポリシリコンが化学薬
液中でウェットエッチング処理される。この処理によ
り、前述のリン等の不純物の析出するポリシリコン中の
結晶粒界または欠陥領域が選択的にエッチングされ、ポ
リシリコン膜の表面に凹凸が形成される。
【００１６】しかし、この従来の技術の方法では、ポリ
シリコン膜は柱状の結晶構造を有し、このポリシリコン
膜の膜厚が増加すると結晶粒径は増大する。そして、ポ
リシリコン膜の表面に形成される結晶粒界の形成量は減
少し、それに伴いポリシリコン膜の表面に形成される凹
凸の量は減少する。このために、このようなポリシリコ
ン膜を容量電極とする従来の技術では、キャパシタ電極
の表面積の拡大に限界があり、さらなるＤＲＡＭ等の半
導体デバイスの高密度化あるいは大容量化への対応が困
難になる。
【００１７】また、スタック型のキャパシタ構造のうち
先述したフィン型あるいはシリンダ型の電極構造の形成
では、その製造工程が大幅に増大するために製造コスト
の低減が必須なＤＲＡＭへの適用は難しくなる。
【００１８】本発明は、先述したポリシリコン膜の表面
に形成する凹凸の量を制御して増大させる方法を提供
し、スタック型のキャパシタの容量電極の表面積を増大
させ、ＤＲＡＭ等の半導体デバイスに用いるキャパシタ
の微細化を容易にする。
【００１９】
【課題を解決するための手段】このため本発明では、下
部電極、誘電体膜および上部電極を有して構成されるキ
ャパシタを備えた半導体装置の製造方法において、前記
下部電極の製造方法が、不純物としてＶ族元素を含み更
に窒素元素あるいは酸素元素を含有するポリシリコン膜
を形成する工程と、前記ポリシリコン膜をパターニング
する工程と、前記パターニングしたポリシリコン膜を化
学薬液中でエッチングし下部電極となる前記パターニン
グしたポリシリコン膜の表面に凹凸を形成する工程とを
含む。
【００２０】この場合に、前記ポリシリコン膜を化学気
相成長法で成膜する工程において、前記成膜時に断続的
にＮＨ3 ガスを混入させて、前記ポリシリコン膜の膜厚
所定領域に前記窒素元素あるいはシリコン窒化物を含有
する層を形成し、前記エッチングで前記膜厚所定領域に
凹部を形成する。
【００２１】あるいは、前記ポリシリコン膜を化学気相
成長法で成膜する工程において、前記成膜時に断続的に
Ｎ2 ＯあるいはＯ2 ガスを混入させて、前記ポリシリコ
ン膜の膜厚所定領域に前記酸素元素あるいはシリコン酸
化物の含有する層を形成し、前記エッチングで前記膜厚
所定領域に凹部を形成する。
【００２２】さらには、前記ポリシリコン膜を化学気相
成長法で成膜する工程において、前記成膜時に微量のＮ
2 Ｏガスを連続的に混入させて、前記ポリシリコン膜の
結晶粒界に前記酸素元素あるいはシリコン酸化物を析出
させ、前記エッチングで前記結晶粒界に凹部を形成す
る。
【００２３】前述のポリシリコン膜を化学気相成長法で
成膜する工程において、前記成膜時にＰＨ3 ガスを混入
させる。
【００２４】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のスタック型キャパシタの形成方法を
示す工程順の断面図である。図１（ａ）に示すように、
導電型がｐ型のシリコン基板１の表面に容量拡散層２が
形成される。ここで、この容量拡散層２の導電型はｎ型
である。次に、ＣＶＤ法によりシリコン酸化膜が堆積さ
れ、さらにＣＭＰ法でこのシリコン酸化膜が平坦化され
て、層間絶縁膜３が形成される。ここで、この層間絶縁
膜３の膜厚は１μｍ程度に設定される。
【００２５】次に、公知のフォトリソグラフィ技術とド
ライエッチング技術を用いて、層間絶縁膜３の所定の領
域で先述した容量拡散層２上に位置するところにコンタ
クト孔が形成される。このようにした後、減圧ＣＶＤ法
により第１のポリシリコン膜４が堆積される。ここで、
このＣＶＤ法での反応ガスはＳｉＨ4 ガスであり、雰囲
気ガスはＮ2 ガスである。そして、これらのガスの全圧
力は１Ｔｏｒｒ程度である。また、この方法での成膜の
温度は６００〜６５０℃に設定される。このような条件
でポリシリコン膜は成膜され、その堆積速度は１５ｎｍ
〜２０ｎｍ／ｍｉｎになるように設定される。そして、
この第１のポリシリコン膜４は２００ｎｍの膜厚になる
ように堆積される。
【００２６】次に、この第１のポリシリコン膜４の成膜
の後、３０秒間程度の時間、微量のＮＨ3 ガスを上記の
成膜用の混合ガスに混入させる。例えば、このＮＨ3 ガ
スの流量はＳｉＨ4 ガスの流量の１／１００〜１／１０
程度になるように設定される。このようにして、このポ
リシリコン膜の最表面に極薄のシリコン窒化膜あるいは
シリコン窒化物を含むポリシリコンで構成される第１の
境界層５が形成される。ここで、この第１の境界層５の
膜厚は１ｎｍ以下になるように設定される。このように
した後、ＮＨ3 ガスの導入を停止して第２のポリシリコ
ン膜６が堆積される。ここで、この第２のポリシリコン
膜６の膜厚は２００ｎｍになるように設定される。この
第２のポリシリコン膜６の成膜では、前述の第１の境界
層５にある結晶核を基にして新たなポリシリコンの結晶
成長が始まる。このために、この第１の境界層５を形成
しないでそのまま連続してポリシリコン膜を堆積する場
合に比べ、第２のポリシリコン膜６の結晶粒径は小さく
なる。
【００２７】さらに続けて前述したのと同様にして、微
量のＮＨ3 ガスが導入され第２の境界層７が形成され
る。ここで、この第２の境界層７は先述の第１の境界層
５と同一のものでよい。このようにした後、前述のＮＨ
3 の導入が停止され、第３のポリシリコン膜８が成膜さ
れる。ここで、この第３のポリシリコン膜８の膜厚は２
００ｎｍ程度になるように設定される。
【００２８】以上のようにして、ポリシリコン膜を多層
に積層して堆積することで、成膜されたポリシリコン膜
の最表面（この場合では第３のポリシリコン膜８の表面
に相当する）での結晶粒界の大きさは従来の場合の１／
２程度になる。
【００２９】次に、図１（ｂ）に示すように、公知のフ
ォトリソグラフィ技術とドライエッチング技術で第１の
ポリシリコン膜４、第２のポリシリコン膜６および第３
のポリシリコン膜８が所定の寸法に加工され、パターン
化した第１のポリシリコン４ａ、第２のポリシリコン６
ａおよび第３のポリシリコン８ａがそれぞれ形成され
る。このようにした後、これらのパターン化したポリシ
リコンに熱拡散法によりリン不純物が添加される。ここ
で、この熱拡散の温度は８５０℃以下に設定され、先述
のシリコン結晶の再結晶化によりポリシコン膜の結晶粒
径の増大することが抑制される。ここで、このリン不純
物の含有量が２×１０20〜４×１０20原子／ｃｍ3 にな
るようにその他の拡散条件は設定される。
【００３０】次に、図１（ｃ）に示すようにパターン化
した第１のポリシリコン４ａ、第２のポリシリコン６ａ
および第３のポリシリコン８ａの側面あるいは表面に凹
凸が形成される。そして、第１の境界層５と第２の境界
層７にも凹部が形成される。このようにして、第１の容
量下部電極４ｂ、第２の容量下部電極６ｂおよび第３の
容量下部電極８ｂが形成される。
【００３１】ここで、この凹凸の形成は従来の技術で説
明したような２段階のエッチング処理で行われる。
【００３２】先ず初めに、第１段階のエッチングが加熱
された燐酸水溶液中で行われる。すなわち、図１（ｂ）
に示す状態のシリコン基板が、１５０〜２００℃に加熱
された燐酸水溶液中に３０分間程度浸漬される。リン不
純物を高濃度に含むパターン化したそれぞれのポリシリ
コンでは、このリン不純物が結晶粒界あるいは結晶粒中
の欠陥に偏析するとともに、さらに、第１の境界層５と
第２の境界層７にもこのリン不純物は偏析する。このよ
うにリン不純物の偏析した領域は前述の加熱された燐酸
溶液でエッチングされ易いため、パターン化したそれぞ
れのポリシリコンの表面は多孔質状に変化し多孔質シリ
コン層が形成される。そして、前述の第１の境界層５と
第２の境界層７に凹部が形成される。
【００３３】このようにした後、第２段階のエッチング
が行われる。ここで、この場合のエッチングの溶液には
アンモニアの水溶液、過酸化水素水および純水の混合溶
液が用いられる。この混合溶液でエッチング処理する
と、パターン化したそれぞれのポリシリコンの表面に形
成された多孔質状シリコン層はエッチングされ、図１
（ｃ）に示すような凹凸を有する第１の容量下部電極４
ｂ、第２の容量下部電極６ｂおよび第３の容量下部電極
８ｂが形成される。そして、前述した第１の境界層５お
よび第２の境界層７に形成された凹部の表面が平滑化さ
れる。
【００３４】このようにした後、希弗酸溶液で第１の容
量下部電極４ｂ、第２の容量下部電極６ｂおよび第３の
容量下部電極８ｂの表面処理がされて自然酸化膜が除去
される。次に、容量誘電体膜９が形成され、この容量誘
電体膜９を被覆する容量上部電極１０が形成される。こ
こで、容量誘電体膜９は膜厚が５〜１０ｎｍのＣＶＤ法
で堆積されるシリコン窒化膜であり、容量上部電極１０
はリン不純物を含有するポリシリコン膜である。
【００３５】以上のようにして、シリコン基板１の表面
に形成された容量拡散層２と層間絶縁膜３に形成された
コンタクト孔を通して電気接続される第１の容量下部電
極４ｂと第２の容量下部電極６ｂおよび第３の容量下部
電極８ｂと、さらに容量誘電体膜９および容量上部電極
１０とを有する１個のキャパシタが形成されるようにな
る。
【００３６】このような容量下部電極の構造で、第１の
境界層５あるいは第２の境界層７が絶縁性のあるシリコ
ン窒化膜で構成されている場合でも、これらの境界層の
厚さが１ｎｍ以下に設定されているとこの間の電気抵抗
はキャパシタ動作で支障の生じる程にはならない。
【００３７】以上のようにして形成した容量下部電極の
表面積はこのような凹凸の形成されない場合の３〜４倍
になる。そこで、図２に基づいて電極表面積の増加につ
いて説明する。図２は従来の技術と本発明とでの電極表
面の凹凸形成の差を示すものである。
【００３８】図２（ａ）および図２（ｂ）は先述した２
段階のエッチング処理後の容量下部電極を模式化した断
面図である。図２（ａ）に示すように従来の技術の場合
には、ポリシリコンの結晶粒径は膜厚とともに大きくな
り結晶粒界１１の間隔は増大する。このために容量下部
電極５６の表面の凹凸の量は少ない。
【００３９】これに対し、図２（ｂ）に示すように第１
の容量下部電極４ｂと第２の容量下部電極６ｂとは第１
の境界層５で結晶粒は分離するため結晶粒界１１ａと結
晶粒界１１ｂは連続して形成されず、ポリシリコン膜厚
の増加とともに結晶粒径が増大するという先述したよう
なことは生じない。このことは、第２の容量下部電極６
ｂと第２の境界層７で分離される第３の容量下部電極８
ｂとの間でも同様であり、結晶粒界１１ｃの間隔の増大
は抑えられる。このために、第３の容量下部電極８ｂの
表面の凹凸の量は、図２（ａ）の従来の技術の場合より
も大幅に増大し、その表面積は増加する。
【００４０】更に、図２（ｂ）に示すように第１の境界
層５および第２の境界層７において先述したウエットエ
ッチングが優先して進行するために、これらの領域に電
極の凹部５ａ，７ａが形成される。このような凹部５
ａ，７ａの形成によっても、電極表面の表面積が増加す
る。以上のような境界層の形成では、ポリシリコンの膜
厚に合わせてこの境界層の数は設定される。
【００４１】以上の第１の実施例では、先述した第１の
ポリシリコン膜４、第２のポリシリコン膜６および第３
のポリシリコン膜８の成膜時にリン不純物は導入されな
かった。しかし、これらのポリシリコン膜の成膜工程に
おいて、ＰＨ3 ガスを混入させて成膜と同時にリン不純
物を添加してもよい。但し、この場合にはリン不純物を
導入しない場合よりポリシリコンの結晶粒径が少し大き
くなるため、電極表面の凹凸量は減少する。しかし、そ
の減少量は１０％程度であり、先述した実施例とほとん
ど同程度の効果が生じる。
【００４２】以上の説明では、不純物がリンの場合につ
いて述べているがその他ヒ素等のＶ族の元素であればよ
いことにも言及しておく。
【００４３】さらに、先述したポリシリコン膜の成膜
で、境界層を窒素元素あるいはシリコン窒化物を含む層
で形成することについて説明しているが、この境界層が
酸素元素あるいはシリコン酸化物で形成されていても同
様の効果の生じる。この場合には、ポリシリコン膜の成
膜時にＮＨ3 ガスの代わりに断続的にＮ2 Ｏガスあるい
はＯ2 ガスを導入すればよい。
【００４４】次に、本発明の第２の実施例について図３
に基づいて説明する。図３は本発明の容量部の製造工程
を示す断面図である。図３（ａ）に示すように、第１の
実施例と同様に導電型がｐ型のシリコン基板３１の表面
に容量拡散層３２が形成される。このようにした後、層
間絶縁膜３３が形成される。この層間絶縁膜３３はＣＶ
Ｄ法により堆積された膜厚が５００ｎｍ〜１μｍｎのシ
リコン酸化膜である。このシリコン酸化膜は、ＣＭＰ法
でその表面が平坦化されている。
【００４５】次に、先述の容量拡散層３２上の所定の領
域の層間絶縁膜３３に容量電極用のコンタクト孔が形成
される。このようにした後、膜厚が６００ｎｍ程度の不
純物添加のシリコン膜３４がＣＶＤ法で堆積される。こ
こで、この不純物添加のシリコン膜３４の成膜は、減圧
ＣＶＤ炉に反応ガスとして流量が１０００ｓｃｃｍのＳ
ｉＨ4 、１５０ｓｃｃｍのＰＨ3 、２０ｓｃｃｍのＮ2
Ｏが導入され、雰囲気ガスとしてＮ2 あるいはＨｅが導
入され、成膜温度が５５０〜６００℃に設定されて行わ
れる。この方法により形成される不純物添加のシリコン
膜３４の結晶構造は無定形である。なお、この場合の導
入ガスの全圧力は１Ｔｏｒｒ程度に設定されている。
【００４６】次に、図３（ｂ）に示すように、公知のフ
ォトリソグラフィ技術とドライエッチング技術でシリコ
ン膜３４が所定の寸法に加工され、パターン化したシリ
コン３５が形成される。例えば、縦幅が０．３５μｍで
横幅が０．７μｍであり高さが０．６μｍのパターン化
したシリコン３５が形成される。このようにした後、こ
のパターン化したシリコン３５は熱処理される。ここ
で、この熱処理は処理温度が８００〜９００℃のＮ2 雰
囲気中で３０分間程度行われる。この熱処理により、パ
ターン化したシリコン３５は結晶化し不純物を含有する
ポリシリコンになる。このようにして形成されたポリシ
リコンの結晶粒の大きさは、平均して２０ｎｍ以下にな
る。
【００４７】さらに、このようにして形成されたポリシ
リコンの結晶粒界あるいはポリシリコンの結晶粒中に
は、微少の酸素を含む析出物が形成される。そして、こ
の酸素を含む析出物の領域にリン不純物が偏析する。こ
の場合には、前述の酸素を含む析出物がない場合に比べ
て、偏析するリン不純物の量は増加するようになる。
【００４８】次に、第１の実施例で説明したのと同様に
凹凸のある容量下部電極３６を形成するために、先述し
た２段階のエッチング処理が行われる。
【００４９】先ず初めに、第１段階のエッチングが加熱
された燐酸水溶液中で行われる。すなわち、図３（ｂ）
に示す状態のシリコン基板が、１５０〜２００℃に加熱
された燐酸水溶液中に１時間程度の浸漬される。先述し
た多量のリン不純物の偏析した結晶粒界は前述の加熱さ
れた燐酸溶液でエッチングされ易いため、パターン化し
たシリコンの表面は多孔質状に変化し多孔質シリコン層
が形成される。
【００５０】このようにした後、第２段階のエッチング
が行われる。ここで、この場合のエッチングの溶液には
アンモニアの水溶液、過酸化水素水および純水の混合溶
液が用いられる。この混合溶液でエッチング処理する
と、パターン化したそれぞれのポリシリコンの表面に形
成された多孔質状シリコン層はエッチングされ、図３
（ｃ）に示すような凹凸を有する容量下部電極３６が形
成される。
【００５１】このようにした後、希弗酸溶液で容量下部
電極３６の表面処理がされて自然酸化膜が除去される。
次に、容量誘電体膜３７が形成され、この容量誘電体膜
３７を被覆する容量上部電極３８が形成される。ここ
で、容量誘電体膜３７は膜厚が５〜１０ｎｍのＣＶＤ法
で堆積されるシリコン窒化膜であり、容量上部電極３８
はリン不純物を含有するポリシリコン膜である。
【００５２】以上のようにして、シリコン基板３１の表
面に形成された容量拡散層３２と層間絶縁膜３３に形成
されたコンタクト孔を通して電気接続される容量下部電
極３６と、さらに容量誘電体膜３７および容量上部電極
３８とを有する１個のキャパシタが形成されるようにな
る。
【００５３】この場合には、容量下部電極の表面積は凹
凸の形成されない場合の２〜３倍に増大する。この表面
積は、ポリシリコンの結晶粒径を小さくすることでさら
に増加させることは可能である。
【００５４】この第２の実施例の場合のポリシリコンの
結晶粒の大きさは、図３（ａ）で説明したシリコン膜３
４の成膜の条件を変えることで制御される。このことに
ついて、図４に基づいて説明する。図４は、前述のシリ
コン膜の成膜でＮ2 Ｏの流量を変えた時の結晶粒径の変
化を示す。ここで、シリコン膜の成膜用の反応ガスで、
ＳｉＨ4 ガスの流量は１０００ｓｃｃｍ、ＰＨ3 ガスの
流量は１５０ｓｃｃｍにそれぞれ固定され、さらに全ガ
ス圧力が１Ｔｏｒｒになるように排気量は制御される。
また、成膜温度は６００℃に設定されている。このよう
な条件でシリコン膜３４が成膜された後の熱処理の条件
は、処理温度が８５０℃で処理時間が３０分である。
【００５５】図４から、Ｎ2 Ｏガスを混入量が増加する
とともに、ポリシリコンの結晶粒径が縮小することが判
る。例えば、Ｎ2 Ｏガスの流量が８０ｓｃｃｍ程度にな
ると、結晶粒径は１０ｎｍ程度と微細になる。なお、こ
の場合のポリシリコンの比抵抗は５×１０-2Ω−ｃｍで
あり、容量電極として問題の生じることはない。そし
て、この場合には容量下部電極の表面積は凹凸の形成さ
れない場合の３〜４倍に増大する。
【００５６】以上の実施例ではシリコン膜の結晶構造が
無定形の場合について説明した。ここで、シリコン膜の
成膜において、成膜の温度を６５０℃以上にするとポリ
シリコン膜が形成される。この場合には結晶粒径のバラ
ツキが増大するが、Ｎ2 Ｏを導入せずに成膜する場合よ
り粒径の寸法は小さく、容量下部電極の表面積を増大さ
せるのに効果的である。
【００５７】また、前述したシリコン膜の成膜におい
て、反応ガスとしてＳｉＨ4 とＮ2 Ｏを、雰囲気ガスと
してＮ2 ガスを用いる場合には、不純物の添加のないシ
リコン膜あるいはポリシリコン膜が成膜される。この場
合には、結晶粒径の寸法は１０ｎｍ以下になり、先述の
場合に比し凹凸はさらに微細化し、容量下部電極の表面
積は図３（ａ）で説明した場合より５０％程度増大す
る。なお、この場合にはリン不純物は熱拡散でポリシリ
コン膜に添加される。
【００５８】以上のキャパシタの容量電極の形成方法
は、ＤＲＡＭのメモリセルのキャパシタ以外であって
も、半導体デバイスに搭載するキャパシタの形成におい
ては非常に有効になることに言及しておく。
【００５９】
【発明の効果】このように本発明では、ポリシリコン膜
の結晶粒界あるいは所定の領域に窒素を含む析出物、酸
素を含む析出物あるいは極薄のシリコン窒化膜、シリコ
ン酸化膜を形成した後、このポリシリコン膜を化学薬液
中でエッチング処理する。
【００６０】このようにすることで、ポリシリコン膜の
膜厚が増加しても結晶粒径の増大は抑制される。さらに
は、ポリシリコン膜の表面に形成される結晶粒界の量
は、成膜の条件を制御することで増大する。このように
して、ポリシリコン膜に形成される凹凸の量は従来の技
術の場合の２倍以上に増加し、キャパシタの容量電極の
表面積も従来の技術の場合の約２倍に拡大する。そし
て、このようなポリシリコン膜をＤＲＡＭの容量電極に
適用すると、さらなるＤＲＡＭの高密度化あるいは大容
量化への対応が容易になる。
【００６１】また、先述したフィン型あるいはシリンダ
型の電極構造の場合にみられた、製造工程の増大の問題
は解消され、工程短縮によるＤＲＡＭ等の半導体デバイ
スの製造コストの低減が容易になる。
【００６２】このようにして本発明は、先述したポリシ
リコン膜の表面に形成する凹凸の量を制御して増大させ
る方法を提供し、スタック型のキャパシタの容量電極の
表面積を拡大させ、ＤＲＡＭ等の半導体装置に用いるキ
ャパシタの微細化を容易にするものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明する工程順の略断
面図である。
【図２】本発明の第１の実施例を説明する模式化した容
量電極の断面図である。
【図３】本発明の第２の実施例を説明する工程順の略断
面図である。
【図４】本発明の第２の実施例での結晶粒径の寸法を示
すグラフである。
【図５】従来の方法を工程順に示した断面図である。
【符号の説明】
１，３１，５１ シリコン基板 ２，３２，５２ 容量拡散層 ３，３３，５３ 層間絶縁膜 ４ 第１のポリシリコン膜 ４ａ 第１のポリシリコン ４ｂ 第１の容量下部電極 ５ 第１の境界層 ５ａ，７ａ 凹部 ６ 第２のポリシリコン膜 ６ａ 第２のポリシリコン ６ｂ 第２の容量下部電極 ７ 第２の境界層 ８ 第３のポリシリコン膜 ８ａ 第３のポリシリコン ８ｂ 第３の容量下部電極 ９，３７，５７ 容量誘電体膜 １０，３８，５８ 容量上部電極 １１，１１ａ，１１ｂ，１１ｃ 結晶粒界 ３４ シリコン膜 ３５ パターン化したシリコン ３６，５６ 容量下部電極 ５４ ポリシリコン膜 ５５ パターン化したポリシリコン
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/306 21/318 Ａ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｃ 7735−4Ｍ 27/10 ６２１ Ｂ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 下部電極、誘電体膜および上部電極を有
    して構成されるキャパシタを備えた半導体装置の製造方
    法において、前記下部電極の製造方法が、不純物として
    Ｖ族元素を含み更に窒素元素あるいは酸素元素を含有す
    るポリシリコン膜を形成する工程と、前記ポリシリコン
    膜をパターニングする工程と、前記パターニングしたポ
    リシリコン膜を化学薬液中でエッチングし下部電極とな
    る前記パターニングしたポリシリコン膜の表面に凹凸を
    形成する工程とを含むことを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 前記ポリシリコン膜を化学気相成長法で
    成膜する工程において、前記成膜時に断続的にＮＨ3 ガ
    スを混入させて、前記ポリシリコン膜の膜厚所定領域に
    前記窒素元素あるいはシリコン窒化物を含有する層を形
    成し、前記エッチングで前記膜厚所定領域に凹部を形成
    することを特徴とする請求項１記載の半導体装置の製造
    方法。
  3. 【請求項３】 前記ポリシリコン膜を化学気相成長法で
    成膜する工程において、前記成膜時に断続的にＮ2 Ｏあ
    るいはＯ2 ガスを混入させて、前記ポリシリコン膜の膜
    厚所定領域に前記酸素元素あるいはシリコン酸化物の含
    有する層を形成し、前記エッチングで前記膜厚所定領域
    に凹部を形成することを特徴とする請求項１記載の半導
    体装置の製造方法。
  4. 【請求項４】 前記ポリシリコン膜を化学気相成長法で
    成膜する工程において、前記成膜時に微量のＮ2 Ｏガス
    を連続的に混入させて、前記ポリシリコン膜の結晶粒界
    に前記酸素元素あるいはシリコン酸化物を析出させ、前
    記エッチングで前記結晶粒界に凹部を形成することを特
    徴とする請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記ポリシリコン膜を化学気相成長法で
    成膜する工程において、前記成膜時にＰＨ3 ガスを混入
    させることを特徴とする請求項４記載の半導体装置の製
    造方法。
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