JP3395165B2 - 半導体キャパシタの製造方法 - Google Patents
半導体キャパシタの製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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Description
【０００１】
【発明の属する技術分野】本発明は，半導体キャパシタ
の製造方法および半導体キャパシタに関する。
の製造方法および半導体キャパシタに関する。
【０００２】
【従来の技術】ＤＲＡＭのキャパシタでは，粗面ポリシ
リコン膜を下部電極として使用することにより，キャパ
シタ表面積を増加させ，電気容量（キャパシタンス）を
向上させることができる。ここで，粗面ポリシリコンと
は，表面に凹凸を有するポリシリコン膜である。かかる
構成では，表面の平坦なポリシリコン膜を下部電極とし
て使用する構成と比較して，約２〜２．５倍の電気容量
を得ることができる。
リコン膜を下部電極として使用することにより，キャパ
シタ表面積を増加させ，電気容量（キャパシタンス）を
向上させることができる。ここで，粗面ポリシリコンと
は，表面に凹凸を有するポリシリコン膜である。かかる
構成では，表面の平坦なポリシリコン膜を下部電極とし
て使用する構成と比較して，約２〜２．５倍の電気容量
を得ることができる。
【０００３】ところで，粗面ポリシリコン膜を下部電極
として使用するには，粗面ポリシリコン膜が導電性を有
している必要がある。従来，導電性を持つ粗面ポリシリ
コン膜の形成方法としては，例えば，以下に説明する２
の方法が提案されている。尚，以下に説明する２の方法
は，いずれもシリコンの非晶質膜が結晶化する際に核生
成およびシリコン原子の表面マイグレーションにより表
面に結晶粒が成長する現象を利用している。
として使用するには，粗面ポリシリコン膜が導電性を有
している必要がある。従来，導電性を持つ粗面ポリシリ
コン膜の形成方法としては，例えば，以下に説明する２
の方法が提案されている。尚，以下に説明する２の方法
は，いずれもシリコンの非晶質膜が結晶化する際に核生
成およびシリコン原子の表面マイグレーションにより表
面に結晶粒が成長する現象を利用している。
【０００４】まず，第１の方法は，ノンドープの粗面ポ
リシリコン膜を形成し該粗面ポリシリコン膜内に不純物
を導入するという方法である。かかる第１の方法では，
イオン注入や熱拡散等の不純物導入によって，粗面ポリ
シリコン膜表面に形成された凹凸が変形する。したがっ
て，粗面ポリシリコン膜の表面積の低下を招来するおそ
れがある。さらに，第１の方法は，不純物導入工程が不
可欠なために，素子製造時のスループットを低下させる
おそれがある。
リシリコン膜を形成し該粗面ポリシリコン膜内に不純物
を導入するという方法である。かかる第１の方法では，
イオン注入や熱拡散等の不純物導入によって，粗面ポリ
シリコン膜表面に形成された凹凸が変形する。したがっ
て，粗面ポリシリコン膜の表面積の低下を招来するおそ
れがある。さらに，第１の方法は，不純物導入工程が不
可欠なために，素子製造時のスループットを低下させる
おそれがある。
【０００５】第２の方法は，不純物ドープシリコンの非
晶質膜を形成し該非晶質膜を熱処理して粗面ポリシリコ
ン膜を得るという方法である。より詳細に説明すると，
第２の方法では，まず，減圧ＣＶＤにより導電性に必要
な不純物を含有するシリコンの非晶質膜が形成され，そ
の後，該非晶質膜の表面の自然酸化膜が取り除かれて更
に該非晶質膜が減圧雰囲気中で熱処理される。以上説明
した第２の方法は，粗面ポリシリコン膜への不純物導入
が不要であるため，上記第１の方法と異なり，粗面ポリ
シリコン膜表面の凹凸形状が変形しづらい。
晶質膜を形成し該非晶質膜を熱処理して粗面ポリシリコ
ン膜を得るという方法である。より詳細に説明すると，
第２の方法では，まず，減圧ＣＶＤにより導電性に必要
な不純物を含有するシリコンの非晶質膜が形成され，そ
の後，該非晶質膜の表面の自然酸化膜が取り除かれて更
に該非晶質膜が減圧雰囲気中で熱処理される。以上説明
した第２の方法は，粗面ポリシリコン膜への不純物導入
が不要であるため，上記第１の方法と異なり，粗面ポリ
シリコン膜表面の凹凸形状が変形しづらい。
【０００６】
【発明が解決しようとする課題】しかしながら，上記従
来の第２の方法では，熱処理時に既に非晶質膜に含まれ
ている不純物がシリコン原子のマイグレーションの障害
となるために，非晶質膜中の不純物濃度により粗面ポリ
シリコン膜表面の凹凸形状が変化してしまう。したがっ
て，粗面ポリシリコン膜の形成に従来の第２の方法を適
用すると，半導体キャパシタの電気容量が安定しない。
さらに，上記第２の方法は，自然酸化膜を取り除き減圧
雰囲気中での非晶質膜の熱処理が別途必要であるため
に，素子製造時のスループットを低下させ易い。
来の第２の方法では，熱処理時に既に非晶質膜に含まれ
ている不純物がシリコン原子のマイグレーションの障害
となるために，非晶質膜中の不純物濃度により粗面ポリ
シリコン膜表面の凹凸形状が変化してしまう。したがっ
て，粗面ポリシリコン膜の形成に従来の第２の方法を適
用すると，半導体キャパシタの電気容量が安定しない。
さらに，上記第２の方法は，自然酸化膜を取り除き減圧
雰囲気中での非晶質膜の熱処理が別途必要であるため
に，素子製造時のスループットを低下させ易い。
【０００７】本発明は，上記従来のキャパシタの製造方
法が有する上記その他の問題点に鑑みて成されたもので
ある。
法が有する上記その他の問題点に鑑みて成されたもので
ある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載の発明は，半導体キャパシタの製造
方法において，下層膜と上層膜とを有する電極を半導体
キャパシタに適用し，ノンドープシリコンの非晶質膜を
形成する第１の段階と，熱処理によりノンドープシリコ
ンの非晶質膜をその表面に凹凸を有する下層膜に変化さ
せる第２の段階と，下層膜の表面上に不純物ドープシリ
コンの非晶質膜を形成する第３の段階と，熱処理により
不純物ドープシリコンの非晶質膜をその表面に下層膜表
面の凹凸を基礎として形成される凹凸を有する上層膜に
変化させる第４の段階とを含む構成を採用する。
に，請求項１に記載の発明は，半導体キャパシタの製造
方法において，下層膜と上層膜とを有する電極を半導体
キャパシタに適用し，ノンドープシリコンの非晶質膜を
形成する第１の段階と，熱処理によりノンドープシリコ
ンの非晶質膜をその表面に凹凸を有する下層膜に変化さ
せる第２の段階と，下層膜の表面上に不純物ドープシリ
コンの非晶質膜を形成する第３の段階と，熱処理により
不純物ドープシリコンの非晶質膜をその表面に下層膜表
面の凹凸を基礎として形成される凹凸を有する上層膜に
変化させる第４の段階とを含む構成を採用する。
【０００９】本項記載の発明において，半導体キャパシ
タの電極は，不純物ドープシリコンから形成される上層
膜を備えるため必要な導電性を有している。したがっ
て，当該電極には，表面凹凸を有する上層膜の形成後
に，導電性を持たせるための不純物導入，例えば熱拡散
やイオン注入等を施す必要がない。また，上層膜表面の
凹凸は，下層膜表面の凹凸を基礎として形成されるた
め，上層膜内の不純物濃度分布の影響により形状が不安
定化するおそれが少なく，安定した形状で形成すること
ができる。以上から，本項記載の発明によれば，半導体
キャパシタの電気容量の向上，及び半導体キャパシタを
備えた半導体装置のスループット向上を図ることができ
る。
タの電極は，不純物ドープシリコンから形成される上層
膜を備えるため必要な導電性を有している。したがっ
て，当該電極には，表面凹凸を有する上層膜の形成後
に，導電性を持たせるための不純物導入，例えば熱拡散
やイオン注入等を施す必要がない。また，上層膜表面の
凹凸は，下層膜表面の凹凸を基礎として形成されるた
め，上層膜内の不純物濃度分布の影響により形状が不安
定化するおそれが少なく，安定した形状で形成すること
ができる。以上から，本項記載の発明によれば，半導体
キャパシタの電気容量の向上，及び半導体キャパシタを
備えた半導体装置のスループット向上を図ることができ
る。
【００１０】なお，本項記載の発明において，上層膜と
下層膜とを有する電極では，完成時に，下層膜と上層膜
とを連続層とすることができる。また，上層膜に含まれ
る不純物は，第４の工程において，下層膜に拡散する場
合もある。さらに，第１の段階で形成されるノンドープ
シリコンの非晶質膜と第３の段階で形成される不純物ド
ープシリコンの非晶質膜とには，成膜方法により，その
表面に凹凸が形成される場合がある。さらにまた，下層
膜及び上層膜は，その表面に凹凸が形成されていれば，
必ずしも完全に結晶化している必要はない。また，本項
記載の発明では，不純物ドープシリコンの非晶質膜の形
成前に，所定不純物を導入して下層膜に導電性を持たせ
ても良い。
下層膜とを有する電極では，完成時に，下層膜と上層膜
とを連続層とすることができる。また，上層膜に含まれ
る不純物は，第４の工程において，下層膜に拡散する場
合もある。さらに，第１の段階で形成されるノンドープ
シリコンの非晶質膜と第３の段階で形成される不純物ド
ープシリコンの非晶質膜とには，成膜方法により，その
表面に凹凸が形成される場合がある。さらにまた，下層
膜及び上層膜は，その表面に凹凸が形成されていれば，
必ずしも完全に結晶化している必要はない。また，本項
記載の発明では，不純物ドープシリコンの非晶質膜の形
成前に，所定不純物を導入して下層膜に導電性を持たせ
ても良い。
【００１１】また，請求項２に記載の発明は，第１の段
階においてノンドープシリコンの非晶質膜は減圧ＣＶＤ
により形成される構成を採用する。減圧ＣＶＤは，例え
ば温度や圧力或いは時間等の処理条件によって，成膜状
態を制御しやすい。したがって，本項記載の発明によれ
ば，下層膜およびその表面の凹凸の形状を制御性良く形
成することができる。
階においてノンドープシリコンの非晶質膜は減圧ＣＶＤ
により形成される構成を採用する。減圧ＣＶＤは，例え
ば温度や圧力或いは時間等の処理条件によって，成膜状
態を制御しやすい。したがって，本項記載の発明によれ
ば，下層膜およびその表面の凹凸の形状を制御性良く形
成することができる。
【００１２】さらに，請求項３に記載の発明は，減圧Ｃ
ＶＤの反応温度は，ノンドープシリコンが非結晶から多
結晶に遷移する温度範囲内で設定される構成を採用す
る。本項記載の発明では，第２の段階の熱処理におい
て，結晶核の生成およびシリコン原子の表面マイグレー
ションにより下層膜表面に凹凸を成長させることができ
る。
ＶＤの反応温度は，ノンドープシリコンが非結晶から多
結晶に遷移する温度範囲内で設定される構成を採用す
る。本項記載の発明では，第２の段階の熱処理におい
て，結晶核の生成およびシリコン原子の表面マイグレー
ションにより下層膜表面に凹凸を成長させることができ
る。
【００１３】また，請求項４に記載の発明は，第３の段
階において，不純物ドープシリコンの非晶質膜は他の減
圧ＣＶＤにより形成される構成を採用する。上述のよう
に減圧ＣＶＤは成膜状態を制御しやすいため，本項記載
の発明によれば，上層膜およびその表面の凹凸の形状を
制御性良く形成することができる。
階において，不純物ドープシリコンの非晶質膜は他の減
圧ＣＶＤにより形成される構成を採用する。上述のよう
に減圧ＣＶＤは成膜状態を制御しやすいため，本項記載
の発明によれば，上層膜およびその表面の凹凸の形状を
制御性良く形成することができる。
【００１４】さらに，請求項５に記載の発明は，他の減
圧ＣＶＤの反応温度は不純物ドープシリコンが非結晶か
ら多結晶に遷移する温度範囲内で設定される構成を採用
する。本項記載の発明では，第４の段階の熱処理におい
て，結晶核の生成およびシリコン原子の表面マイグレー
ションにより上層膜表面に凹凸を成長させることができ
る。
圧ＣＶＤの反応温度は不純物ドープシリコンが非結晶か
ら多結晶に遷移する温度範囲内で設定される構成を採用
する。本項記載の発明では，第４の段階の熱処理におい
て，結晶核の生成およびシリコン原子の表面マイグレー
ションにより上層膜表面に凹凸を成長させることができ
る。
【００１５】請求項６に記載の発明は，第１の段階と第
２の段階と第３の段階と第４の段階とは同一の反応炉内
で行われる構成を採用する。本項記載の発明によれば，
同一の反応炉内で第１の段階〜第４の段階を実施するこ
とにより，下層膜と上層膜との汚染を防止するととも
に，半導体キャパシタを備える半導体素子のスループッ
トを向上させることができる。
２の段階と第３の段階と第４の段階とは同一の反応炉内
で行われる構成を採用する。本項記載の発明によれば，
同一の反応炉内で第１の段階〜第４の段階を実施するこ
とにより，下層膜と上層膜との汚染を防止するととも
に，半導体キャパシタを備える半導体素子のスループッ
トを向上させることができる。
【００１６】さらに，請求項７に記載の発明は，半導体
キャパシタの製造方法において，半導体キャパシタの下
部電極の形成工程は，露出面に凹部が形成された導電性
ポリシリコン膜を形成する第５の段階と，上記露出面に
おいて凹部を含む領域上に粗面ポリシリコン膜を形成し
凹部内に一のシリンダ部を形成する第６の段階と，粗面
ポリシリコン膜上に一のシリンダ部を覆う部分を含むマ
スク部材を形成する第７の段階と，マスク部材の露出面
上に粗面ポリシリコン膜と連続膜をなす他の粗面ポリシ
リコン膜を形成する第８の段階と，他の粗面ポリシリコ
ン膜の一部とマスク部材とを除去しマスク部材の除去部
分に他のシリンダ部を形成する第９の段階と，を含む構
成を採用する。
キャパシタの製造方法において，半導体キャパシタの下
部電極の形成工程は，露出面に凹部が形成された導電性
ポリシリコン膜を形成する第５の段階と，上記露出面に
おいて凹部を含む領域上に粗面ポリシリコン膜を形成し
凹部内に一のシリンダ部を形成する第６の段階と，粗面
ポリシリコン膜上に一のシリンダ部を覆う部分を含むマ
スク部材を形成する第７の段階と，マスク部材の露出面
上に粗面ポリシリコン膜と連続膜をなす他の粗面ポリシ
リコン膜を形成する第８の段階と，他の粗面ポリシリコ
ン膜の一部とマスク部材とを除去しマスク部材の除去部
分に他のシリンダ部を形成する第９の段階と，を含む構
成を採用する。
【００１７】本項記載の発明によれば，下部電極には，
２のシリンダ部（一のシリンダ部及び他のシリンダ部）
が形成される。したがって，本項記載の発明によれば，
１のシリンダ部しか形成されていない下部電極と比較し
て，極めて大きな表面積を有する下部電極を形成するこ
とができる。結果として，本項記載の発明によれば，シ
リンダ型の下部電極を有する半導体キャパシタの電気容
量な大幅な向上を図ることができる。なお，本項記載の
発明では，露出面に所定数の凹部を形成することによ
り，一のシリンダ部を所定数形成することができる。
２のシリンダ部（一のシリンダ部及び他のシリンダ部）
が形成される。したがって，本項記載の発明によれば，
１のシリンダ部しか形成されていない下部電極と比較し
て，極めて大きな表面積を有する下部電極を形成するこ
とができる。結果として，本項記載の発明によれば，シ
リンダ型の下部電極を有する半導体キャパシタの電気容
量な大幅な向上を図ることができる。なお，本項記載の
発明では，露出面に所定数の凹部を形成することによ
り，一のシリンダ部を所定数形成することができる。
【００１８】
【００１９】
【００２０】
【発明の実施の形態】以下，本発明の好適な実施形態に
ついて，添付図面を参照しながら詳細に説明する。尚，
以下の説明及び添付図面において，同一の機能及び構成
を有する構成要素については，同一符号を付することに
より，重複説明を省略する。
ついて，添付図面を参照しながら詳細に説明する。尚，
以下の説明及び添付図面において，同一の機能及び構成
を有する構成要素については，同一符号を付することに
より，重複説明を省略する。
【００２１】（第１実施形態）まず，図１及び図２を参
照しながら，第１実施形態について説明する。尚，図１
及び図２は，本実施形態にかかる半導体キャパシタ１０
０の製造方法についての説明図である。
照しながら，第１実施形態について説明する。尚，図１
及び図２は，本実施形態にかかる半導体キャパシタ１０
０の製造方法についての説明図である。
【００２２】図２（ｂ）に示すように，本実施形態にか
かる半導体キャパシタ１００は，シリコン酸化膜１０４
を介してシリコン基板１０２上に形成されている。半導
体キャパシタ１００は，下部電極である粗面ポリシリコ
ン膜１１８と誘電体膜であるチッ化シリコン膜１２０と
上部電極であるポリシリコン膜１２２とから構成されて
いる。
かる半導体キャパシタ１００は，シリコン酸化膜１０４
を介してシリコン基板１０２上に形成されている。半導
体キャパシタ１００は，下部電極である粗面ポリシリコ
ン膜１１８と誘電体膜であるチッ化シリコン膜１２０と
上部電極であるポリシリコン膜１２２とから構成されて
いる。
【００２３】本実施形態において，半導体キャパシタ１
００の粗面ポリシリコン膜１１８は，チッ化シリコン膜
１２０側の上層膜１１４とシリコン酸化膜１０４側の下
層膜１０８とから連続膜として構成されている。かかる
粗面ポリシリコン膜１１８において，上層膜１１４に
は，半導体キャパシタ１００の電気容量を向上するため
の凹凸１１６が形成されている。尚，本実施形態におい
て，下層膜１０８の表面には，上層膜１１４の形成前
に，凹凸１１６の形成の基礎となる凹凸１１０（図２
（ｂ））が形成されている。
００の粗面ポリシリコン膜１１８は，チッ化シリコン膜
１２０側の上層膜１１４とシリコン酸化膜１０４側の下
層膜１０８とから連続膜として構成されている。かかる
粗面ポリシリコン膜１１８において，上層膜１１４に
は，半導体キャパシタ１００の電気容量を向上するため
の凹凸１１６が形成されている。尚，本実施形態におい
て，下層膜１０８の表面には，上層膜１１４の形成前
に，凹凸１１６の形成の基礎となる凹凸１１０（図２
（ｂ））が形成されている。
【００２４】以上説明した構成を有する半導体キャパシ
タ１００の製造方法は，図１（ａ）〜図２（ｂ）に示す
ように，絶縁膜の形成工程と下部電極の形成工程と誘電
体膜の形成工程と上部電極の形成工程とを含んでいる。
以下，各工程について，順次説明する。
タ１００の製造方法は，図１（ａ）〜図２（ｂ）に示す
ように，絶縁膜の形成工程と下部電極の形成工程と誘電
体膜の形成工程と上部電極の形成工程とを含んでいる。
以下，各工程について，順次説明する。
【００２５】（１）絶縁膜の形成工程
絶縁膜の形成工程では，シリコン基板１０２を酸素中で
熱処理し，シリコン基板１０２の表面にシリコン酸化膜
１０４を形成する（図１（ａ））。図２（ｂ）に示すよ
うに，かかるシリコン酸化膜１０４は，シリコン基板１
０２と半導体キャパシタ１００とを相互に絶縁する機能
と，シリコン基板１０２と粗面ポリシリコン膜１２２と
の結晶性を切り離す機能とを有する。尚，本工程の熱処
理では，処理温度を例えば８００℃〜１０００℃に設定
することができる。
熱処理し，シリコン基板１０２の表面にシリコン酸化膜
１０４を形成する（図１（ａ））。図２（ｂ）に示すよ
うに，かかるシリコン酸化膜１０４は，シリコン基板１
０２と半導体キャパシタ１００とを相互に絶縁する機能
と，シリコン基板１０２と粗面ポリシリコン膜１２２と
の結晶性を切り離す機能とを有する。尚，本工程の熱処
理では，処理温度を例えば８００℃〜１０００℃に設定
することができる。
【００２６】（２）下部電極の形成工程
下部電極の形成工程では，図１（ａ）〜図２（ａ）に示
すように，シリコン酸化膜１０４上に粗面ポリシリコン
膜１２２が形成される。本工程では，同一の減圧ＣＶＤ
反応炉内で，第１の工程に相当する第１非晶質膜１０６
の形成段階と，第２の工程に相当する第１の真空熱処理
段階と，第３の工程に相当する第２非晶質膜１０６の形
成段階と，第４の段階に相当する第２の真空熱処理段階
とが実施される。
すように，シリコン酸化膜１０４上に粗面ポリシリコン
膜１２２が形成される。本工程では，同一の減圧ＣＶＤ
反応炉内で，第１の工程に相当する第１非晶質膜１０６
の形成段階と，第２の工程に相当する第１の真空熱処理
段階と，第３の工程に相当する第２非晶質膜１０６の形
成段階と，第４の段階に相当する第２の真空熱処理段階
とが実施される。
【００２７】（２−１）第１非晶質膜１０６の形成段階
第１非晶質膜１０６の形成段階では，減圧ＣＶＤにより
酸化膜１０４上にノンドープシリコンを堆積させて，ノ
ンドープシリコンの第１非晶質膜１０６を形成する（図
１（ａ）参照）。本段階の減圧ＣＶＤでは，反応温度
を，ノンドープシリコンが非結晶から多結晶に遷移する
温度範囲内に設定する。
酸化膜１０４上にノンドープシリコンを堆積させて，ノ
ンドープシリコンの第１非晶質膜１０６を形成する（図
１（ａ）参照）。本段階の減圧ＣＶＤでは，反応温度
を，ノンドープシリコンが非結晶から多結晶に遷移する
温度範囲内に設定する。
【００２８】本段階の減圧ＣＶＤの反応温度は，具体的
には，例えば５３０℃〜５８０℃に設定することが好適
である。かかる温度範囲内で本段階の減圧ＣＶＤを行う
ことにより，十分な大きさおよび密度で後述の凹凸１１
６を容易に形成することができるためである。尚，本実
施形態では，ノンドープシリコンが非結晶から多結晶に
遷移する温度範囲内であれば，減圧ＣＶＤの反応温度を
他の温度範囲に設定することもできる。
には，例えば５３０℃〜５８０℃に設定することが好適
である。かかる温度範囲内で本段階の減圧ＣＶＤを行う
ことにより，十分な大きさおよび密度で後述の凹凸１１
６を容易に形成することができるためである。尚，本実
施形態では，ノンドープシリコンが非結晶から多結晶に
遷移する温度範囲内であれば，減圧ＣＶＤの反応温度を
他の温度範囲に設定することもできる。
【００２９】本実施形態にかかる半導体キャパシタの製
造方法において，本段階の減圧ＣＶＤの反応温度と粗面
ポリシリコン膜１２２の凹凸１１６の大きさおよび密度
とは，次のような相関関係を持つ。すなわち，減圧ＣＶ
Ｄの反応温度が高いほど，小さな凹凸１１６が高密度で
形成され，反対に，減圧ＣＶＤの反応温度が低いほど，
大きな凹凸１１６が低密度で形成されることとなる。
造方法において，本段階の減圧ＣＶＤの反応温度と粗面
ポリシリコン膜１２２の凹凸１１６の大きさおよび密度
とは，次のような相関関係を持つ。すなわち，減圧ＣＶ
Ｄの反応温度が高いほど，小さな凹凸１１６が高密度で
形成され，反対に，減圧ＣＶＤの反応温度が低いほど，
大きな凹凸１１６が低密度で形成されることとなる。
【００３０】本段階における減圧ＣＶＤでは，例えばシ
ランガスやジシランガスを用いることが可能である。ま
た，本段階の減圧ＣＶＤでは，反応時間を例えば１〜２
５分に設定することができる。
ランガスやジシランガスを用いることが可能である。ま
た，本段階の減圧ＣＶＤでは，反応時間を例えば１〜２
５分に設定することができる。
【００３１】（２−２）第１熱処理段階
第１熱処理段階では，反応炉内のシランガスパージ及び
反応温度の変更をも兼ねて行われる真空熱処理により，
第１非晶質膜１０６を下層膜１０８に変化させる（図１
（ｂ）参照）。本段階では，ノンドープシリコンからな
る第１非晶質膜１０６の真空熱処理の過程で，第１非晶
質膜１０６表面で核生成およびシリコン原子のマイグレ
ーションが生じ，結果的に，表面に凹凸１１０を有する
下層膜１０８が形成される。尚，本段階の熱処理では，
処理時間を例えば２０分〜３０分に設定することができ
る。
反応温度の変更をも兼ねて行われる真空熱処理により，
第１非晶質膜１０６を下層膜１０８に変化させる（図１
（ｂ）参照）。本段階では，ノンドープシリコンからな
る第１非晶質膜１０６の真空熱処理の過程で，第１非晶
質膜１０６表面で核生成およびシリコン原子のマイグレ
ーションが生じ，結果的に，表面に凹凸１１０を有する
下層膜１０８が形成される。尚，本段階の熱処理では，
処理時間を例えば２０分〜３０分に設定することができ
る。
【００３２】（２−３）第２の非晶質膜１１２の形成段
階 第２の非晶質膜１１２の形成段階では，減圧ＣＶＤによ
り下層膜１０８の凹凸１１０の形成面上にリンドープシ
リコンを堆積させ，リンドープシリコンの第２非晶質膜
１１２を形成する（図１（ｃ）参照）。本段階の減圧Ｃ
ＶＤは，リンドープシリコンが非結晶から多結晶に遷移
する温度範囲において実施する。
階 第２の非晶質膜１１２の形成段階では，減圧ＣＶＤによ
り下層膜１０８の凹凸１１０の形成面上にリンドープシ
リコンを堆積させ，リンドープシリコンの第２非晶質膜
１１２を形成する（図１（ｃ）参照）。本段階の減圧Ｃ
ＶＤは，リンドープシリコンが非結晶から多結晶に遷移
する温度範囲において実施する。
【００３３】本段階の減圧ＣＶＤの反応温度は，具体的
には，例えば５６０℃〜５８０℃に設定することが好適
である。かかる温度範囲内で本段階の減圧ＣＶＤを行う
ことにより，十分な大きさおよび密度で後述の凹凸１１
６を形成することが可能となり，ひいては，半導体キャ
パシタ１００のキャパシタ表面積の拡大を効果的に実現
することができるためである。
には，例えば５６０℃〜５８０℃に設定することが好適
である。かかる温度範囲内で本段階の減圧ＣＶＤを行う
ことにより，十分な大きさおよび密度で後述の凹凸１１
６を形成することが可能となり，ひいては，半導体キャ
パシタ１００のキャパシタ表面積の拡大を効果的に実現
することができるためである。
【００３４】尚，本実施形態では，リンドープシリコン
が非結晶から多結晶に遷移する温度範囲内であれば，減
圧ＣＶＤの反応温度を他の温度範囲に設定することもで
きる。さらに，本実施形態にかかる製造方法において，
リンドープシリコン以外の不純物ドープシリコンを用い
る場合には，本工程の減圧ＣＶＤの反応温度を当該不純
物ドープシリコンが非晶質から多結晶に遷移する温度範
囲内に設定する必要がある。
が非結晶から多結晶に遷移する温度範囲内であれば，減
圧ＣＶＤの反応温度を他の温度範囲に設定することもで
きる。さらに，本実施形態にかかる製造方法において，
リンドープシリコン以外の不純物ドープシリコンを用い
る場合には，本工程の減圧ＣＶＤの反応温度を当該不純
物ドープシリコンが非晶質から多結晶に遷移する温度範
囲内に設定する必要がある。
【００３５】また，本段階の減圧ＣＶＤでは，例えばシ
ランガスとホスフィンガス，或いはジシランガスとホス
フィンガスを用いることが可能である。さらに，反応時
間を例えば１０分〜１５分に設定することが可能であ
る。
ランガスとホスフィンガス，或いはジシランガスとホス
フィンガスを用いることが可能である。さらに，反応時
間を例えば１０分〜１５分に設定することが可能であ
る。
【００３６】（２−４）第２熱処理段階
第２熱処理段階では，反応炉内の反応ガスパージを兼ね
た真空熱処理により，第２非晶質膜１１２を上層膜１１
４に変化させる（図２（ｂ）参照）。本段階では，第２
非晶質膜１１２の結晶化の際に，下層膜１０８表面の凹
凸１１０が結晶核と同様に作用することにより，下層膜
１０８表面の凹凸１１０を基礎として下層膜１０８の結
晶性の影響を受けながら，上層膜１１４表面の凹凸１１
６が形成されることとなる。ここで，本段階の真空熱処
理では，処理時間を例えば２０分〜３０分に設定するこ
とができる。
た真空熱処理により，第２非晶質膜１１２を上層膜１１
４に変化させる（図２（ｂ）参照）。本段階では，第２
非晶質膜１１２の結晶化の際に，下層膜１０８表面の凹
凸１１０が結晶核と同様に作用することにより，下層膜
１０８表面の凹凸１１０を基礎として下層膜１０８の結
晶性の影響を受けながら，上層膜１１４表面の凹凸１１
６が形成されることとなる。ここで，本段階の真空熱処
理では，処理時間を例えば２０分〜３０分に設定するこ
とができる。
【００３７】結果として，表面に凹凸１１６が形成され
ており下層膜１０８と上層膜１１４とから構成される粗
面ポリシリコン膜１１８が形成される。
ており下層膜１０８と上層膜１１４とから構成される粗
面ポリシリコン膜１１８が形成される。
【００３８】以上説明した下部電極の形成工程では，粗
面ポリシリコン膜１１８の形状に対する粗面ポリシリコ
ン膜１１８中のリン濃度の影響が小さい。また，以上説
明した下部電極の形成工程によれば，同一の反応炉内で
炉から取り出すことなく粗面ポリシリコン膜１１８を形
成することができる。さらに，以上説明した下部電極の
形成工程によれば，特に不純物導入工程を行うことなく
導電性を有する粗面ポリシリコン膜１１８を形成するこ
とができる。
面ポリシリコン膜１１８の形状に対する粗面ポリシリコ
ン膜１１８中のリン濃度の影響が小さい。また，以上説
明した下部電極の形成工程によれば，同一の反応炉内で
炉から取り出すことなく粗面ポリシリコン膜１１８を形
成することができる。さらに，以上説明した下部電極の
形成工程によれば，特に不純物導入工程を行うことなく
導電性を有する粗面ポリシリコン膜１１８を形成するこ
とができる。
【００３９】（３）誘電体膜の形成工程
誘電体膜の形成工程では，減圧ＣＶＤにより，粗面ポリ
シリコン膜１１８上に，絶縁膜であるチッ化シリコン膜
１２０を堆積させる（図２（ｂ）参照）。本工程の減圧
ＣＶＤには，例えばジクロルシランガスとアンモニアガ
スを用いることができる。さらに，チッ化シリコン膜１
２０は，例えば約５０オングストロームの厚さで堆積さ
せることができる。
シリコン膜１１８上に，絶縁膜であるチッ化シリコン膜
１２０を堆積させる（図２（ｂ）参照）。本工程の減圧
ＣＶＤには，例えばジクロルシランガスとアンモニアガ
スを用いることができる。さらに，チッ化シリコン膜１
２０は，例えば約５０オングストロームの厚さで堆積さ
せることができる。
【００４０】（４）上部電極の形成工程
上部電極の形成工程では，例えば約８２０℃のウェット
酸素中で酸化した後に，まず，減圧ＣＶＤによりチッ化
シリコン膜１２０上にポリシリコンを堆積させ，次に，
所定の不純物導入法で不純物を導入することにより該ポ
リシリコンに導電性を持たせ，次に，該ポリシリコンを
パターニングし，ポリシリコン膜１２２を形成する（図
２（ｂ）参照）。
酸素中で酸化した後に，まず，減圧ＣＶＤによりチッ化
シリコン膜１２０上にポリシリコンを堆積させ，次に，
所定の不純物導入法で不純物を導入することにより該ポ
リシリコンに導電性を持たせ，次に，該ポリシリコンを
パターニングし，ポリシリコン膜１２２を形成する（図
２（ｂ）参照）。
【００４１】本工程の減圧ＣＶＤでは，例えばシランガ
スを用いることができる。さらに，本工程の減圧ＣＶＤ
の反応温度は，例えば約６２０℃に設定することができ
る。さらに，本工程の不純物導入では，例えば気相拡散
や固相拡散などの熱拡散或いはイオン注入等，様々な不
純物導入法を用いることができる。
スを用いることができる。さらに，本工程の減圧ＣＶＤ
の反応温度は，例えば約６２０℃に設定することができ
る。さらに，本工程の不純物導入では，例えば気相拡散
や固相拡散などの熱拡散或いはイオン注入等，様々な不
純物導入法を用いることができる。
【００４２】以上説明したように，本実施形態では，表
面に凹凸を有しノンドープポリシリコンからなる下層膜
を形成する段階と，該下層膜上に連続的にリンドープシ
リコンからなる上層膜を形成する段階とを経て，下部電
極である粗面ポリシリコン膜が形成される。すなわち，
本実施形態では，上層膜が下層膜の結晶性に影響を受け
ながら形成されることにより，下部電極である粗面ポリ
シリコンが形成される。したがって，本実施形態によれ
ば，粗面ポリシリコン膜表面の凹凸形状への膜中のリン
濃度の影響が小さくなり，素子のキャパシタ容量の安定
化が可能となる。
面に凹凸を有しノンドープポリシリコンからなる下層膜
を形成する段階と，該下層膜上に連続的にリンドープシ
リコンからなる上層膜を形成する段階とを経て，下部電
極である粗面ポリシリコン膜が形成される。すなわち，
本実施形態では，上層膜が下層膜の結晶性に影響を受け
ながら形成されることにより，下部電極である粗面ポリ
シリコンが形成される。したがって，本実施形態によれ
ば，粗面ポリシリコン膜表面の凹凸形状への膜中のリン
濃度の影響が小さくなり，素子のキャパシタ容量の安定
化が可能となる。
【００４３】また，本実施形態では，導電性を持たせる
ための不純物導入工程や反応炉内から取り出して自然酸
化膜を除去した後に行われる熱処理工程が不要なため，
パーティクルの付着や汚染がなく高品質な粗面ポリシリ
コン膜を形成することができるとともに，従来の製造方
法に比べスループットの向上が期待できる。
ための不純物導入工程や反応炉内から取り出して自然酸
化膜を除去した後に行われる熱処理工程が不要なため，
パーティクルの付着や汚染がなく高品質な粗面ポリシリ
コン膜を形成することができるとともに，従来の製造方
法に比べスループットの向上が期待できる。
【００４４】リンドープポリシリコン膜の形状は，リン
濃度の影響が小さく，また同一反応炉内で炉から取り出
さずに形成することができる。また，不純物導入工程が
不要であるため，本実施形態にかかる半導体キャパシタ
の製造方法を適用することにより，ＤＲＡＭの製造時間
が従来に比べて短縮される。
濃度の影響が小さく，また同一反応炉内で炉から取り出
さずに形成することができる。また，不純物導入工程が
不要であるため，本実施形態にかかる半導体キャパシタ
の製造方法を適用することにより，ＤＲＡＭの製造時間
が従来に比べて短縮される。
【００４５】（第２実施形態）次に，図３及び図４を参
照しながら，第２実施形態について説明する。尚，図３
及び図４は，本実施形態を適用した半導体キャパシタ２
００の製造方法についての説明図である。
照しながら，第２実施形態について説明する。尚，図３
及び図４は，本実施形態を適用した半導体キャパシタ２
００の製造方法についての説明図である。
【００４６】図４（ｃ）に示すように，本実施形態に係
る半導体キャパシタ２００は，シリコン基板２０２上に
シリコン酸化膜２０４を介して形成されている。半導体
キャパシタ２００は，下部電極である二段シリンダ体２
３０と誘電体膜であるチッ化シリコン膜２２０と上部電
極であるポリシリコン膜２２２とから構成されている。
る半導体キャパシタ２００は，シリコン基板２０２上に
シリコン酸化膜２０４を介して形成されている。半導体
キャパシタ２００は，下部電極である二段シリンダ体２
３０と誘電体膜であるチッ化シリコン膜２２０と上部電
極であるポリシリコン膜２２２とから構成されている。
【００４７】半導体キャパシタ２００の二段シリンダ体
２３０は，図４（ｂ）に示すように，シリコン酸化膜２
０４上に形成されており二段シリンダ体２３０の形状の
ベースをなす導電性ポリシリコン膜２３２と，導電性ポ
リシリコン膜２３２表面を被覆する粗面ポリシリコン膜
２１８とから，構成されている。
２３０は，図４（ｂ）に示すように，シリコン酸化膜２
０４上に形成されており二段シリンダ体２３０の形状の
ベースをなす導電性ポリシリコン膜２３２と，導電性ポ
リシリコン膜２３２表面を被覆する粗面ポリシリコン膜
２１８とから，構成されている。
【００４８】二段シリンダ体２３０において，導電性ポ
リシリコン膜２３２は，不純物ドープシリコンから形成
されており導電性を有している。かかる導電性ポリシリ
コン膜２３２には，露出面に相当する上面２３４の所定
位置に，内側に後述の第２シリンダ部２４０が形成され
る凹部２３６が形成されている。
リシリコン膜２３２は，不純物ドープシリコンから形成
されており導電性を有している。かかる導電性ポリシリ
コン膜２３２には，露出面に相当する上面２３４の所定
位置に，内側に後述の第２シリンダ部２４０が形成され
る凹部２３６が形成されている。
【００４９】二段シリンダ体２３０において，粗面ポリ
シリコン膜２１８は，図２（ａ）に示す上記第１の実施
形態にかかる粗面ポリシリコン膜１１８と略同一の形成
工程を経て略同一の構造で形成されている。すなわち，
かかる粗面ポリシリコン膜２１８は，ノンドープシリコ
ンの非晶質膜が熱処理により変化した下層膜とリンドー
プシリコンの非晶質膜が熱処理により変化した上層膜と
から構成されており，その表面には凹凸２１６が形成さ
れている。
シリコン膜２１８は，図２（ａ）に示す上記第１の実施
形態にかかる粗面ポリシリコン膜１１８と略同一の形成
工程を経て略同一の構造で形成されている。すなわち，
かかる粗面ポリシリコン膜２１８は，ノンドープシリコ
ンの非晶質膜が熱処理により変化した下層膜とリンドー
プシリコンの非晶質膜が熱処理により変化した上層膜と
から構成されており，その表面には凹凸２１６が形成さ
れている。
【００５０】一方で，粗面ポリシリコン膜２１８は，図
２に示す上記第１実施形態にかかる粗面ポリシリコン膜
２１８と大きく異なる形状に形成されている。かかる粗
面ポリシリコン膜２１８は，第１の部分２１８ａと第２
の部分２１８ｂと第３の部分２１８ｃと第４の部分２１
８ｄと第５の部分２１８ｅとから連続膜として一体的に
形成されている。
２に示す上記第１実施形態にかかる粗面ポリシリコン膜
２１８と大きく異なる形状に形成されている。かかる粗
面ポリシリコン膜２１８は，第１の部分２１８ａと第２
の部分２１８ｂと第３の部分２１８ｃと第４の部分２１
８ｄと第５の部分２１８ｅとから連続膜として一体的に
形成されている。
【００５１】ここに，第１の部分２１８ａは，導電性ポ
リシリコン膜２３２の外側面上に形成される部分であ
り，第２の部分２１８ｂは，導電性ポリシリコン膜２３
２の上面２３４上に形成される部分である。また，第３
の部分２１８ｃは，凹部２３６の内側面上に形成される
部分であり，第４の部分２１８ｄは，凹部２３６の底面
上に形成される部分である。さらに，第５の部分２１８
ｅは，第１の部分２１８ａを導電性ポリシリコン膜２３
２上方に延伸させた部分であり，上面２３４上に突き出
すように形成されている。
リシリコン膜２３２の外側面上に形成される部分であ
り，第２の部分２１８ｂは，導電性ポリシリコン膜２３
２の上面２３４上に形成される部分である。また，第３
の部分２１８ｃは，凹部２３６の内側面上に形成される
部分であり，第４の部分２１８ｄは，凹部２３６の底面
上に形成される部分である。さらに，第５の部分２１８
ｅは，第１の部分２１８ａを導電性ポリシリコン膜２３
２上方に延伸させた部分であり，上面２３４上に突き出
すように形成されている。
【００５２】導電性ポリシリコン膜２３２と粗面ポリシ
リコン膜２１８とが以上説明した構成を有する結果，二
段シリンダ体２３０の導電性ポリシリコン膜２３２上方
には第１シリンダ部２３８が形成され，二段シリンダ体
２３０の凹部２３６の内側には第２シリンダ部２４０が
形成される。したがって，半導体キャパシタ１００の下
部電極である二段シリンダ体２３０は，凹凸２１６によ
る表面積向上と相俟って，極めて大きな表面積を有する
こととなる。
リコン膜２１８とが以上説明した構成を有する結果，二
段シリンダ体２３０の導電性ポリシリコン膜２３２上方
には第１シリンダ部２３８が形成され，二段シリンダ体
２３０の凹部２３６の内側には第２シリンダ部２４０が
形成される。したがって，半導体キャパシタ１００の下
部電極である二段シリンダ体２３０は，凹凸２１６によ
る表面積向上と相俟って，極めて大きな表面積を有する
こととなる。
【００５３】ここで，第２シリンダ部２４０は，第１シ
リンダ部２３８の底部において開口しており，その内径
は，第１シリンダ部２３８の内径より小さい。第１シリ
ンダ部２３８では，第５の部分２１８ｅにより側壁が形
成され，第２の部分２１８ｂにより底部が形成される。
また，第２シリンダ部２４０では，第２の部分２１８ｂ
により側壁が形成され第３の部分により底部が形成され
る。
リンダ部２３８の底部において開口しており，その内径
は，第１シリンダ部２３８の内径より小さい。第１シリ
ンダ部２３８では，第５の部分２１８ｅにより側壁が形
成され，第２の部分２１８ｂにより底部が形成される。
また，第２シリンダ部２４０では，第２の部分２１８ｂ
により側壁が形成され第３の部分により底部が形成され
る。
【００５４】以上説明した構成を有する半導体キャパシ
タ２００の製造方法は，図３（ａ）〜図４（ｃ）に示す
ように，絶縁膜の形成工程と下部電極の形成工程と誘電
体膜の形成工程と上部電極の形成工程とを含んでいる。
以下，各工程について，順次説明する。
タ２００の製造方法は，図３（ａ）〜図４（ｃ）に示す
ように，絶縁膜の形成工程と下部電極の形成工程と誘電
体膜の形成工程と上部電極の形成工程とを含んでいる。
以下，各工程について，順次説明する。
【００５５】（１）絶縁膜の形成工程
絶縁膜の形成工程では，シリコン基板２０２を酸素中で
熱処理し，シリコン基板２０２の表面にシリコン酸化膜
２０４を形成する（図３（ａ））。図４（ｃ）に示すよ
うに，かかるシリコン酸化膜２０４は，シリコン基板２
０２と半導体キャパシタ２００とを相互に絶縁する機能
を有する。尚，本工程の熱処理では，処理温度を例えば
８００℃〜１０００℃に設定することができる。
熱処理し，シリコン基板２０２の表面にシリコン酸化膜
２０４を形成する（図３（ａ））。図４（ｃ）に示すよ
うに，かかるシリコン酸化膜２０４は，シリコン基板２
０２と半導体キャパシタ２００とを相互に絶縁する機能
を有する。尚，本工程の熱処理では，処理温度を例えば
８００℃〜１０００℃に設定することができる。
【００５６】（２）下部電極の形成工程
図３（ａ）〜図４（ｂ）に示すように，下部電極の形成
工程では，シリコン酸化膜２０４上に本実施形態にかか
る二段シリンダ体２３０が形成される。本工程では，第
５の段階に相当する導電性ポリシリコン膜２３２の形成
段階と，第６の段階に相当する第２シリンダ部２４０の
形成段階と，第７の段階〜第９の段階に相当する第１シ
リンダ部２３８の形成段階とが，順次実施される。
工程では，シリコン酸化膜２０４上に本実施形態にかか
る二段シリンダ体２３０が形成される。本工程では，第
５の段階に相当する導電性ポリシリコン膜２３２の形成
段階と，第６の段階に相当する第２シリンダ部２４０の
形成段階と，第７の段階〜第９の段階に相当する第１シ
リンダ部２３８の形成段階とが，順次実施される。
【００５７】（２−１）導電性ポリシリコン膜２３２の
形成段階 図３（ａ）に示すように，導電性ポリシリコン膜２３２
の形成段階では，例えばシランガスを用いた減圧ＣＶＤ
によって，導電性ポリシリコン膜２３２を形成する。次
に，導電性ポリシリコン膜２３２に不純物を導入して導
電性を持たせる。次に，導電性ポリシリコン膜２３２を
パターニングして凹部２３６を形成する。なお，本段階
の減圧ＣＶＤの反応温度は，例えば約６２０℃に設定す
ることができる。
形成段階 図３（ａ）に示すように，導電性ポリシリコン膜２３２
の形成段階では，例えばシランガスを用いた減圧ＣＶＤ
によって，導電性ポリシリコン膜２３２を形成する。次
に，導電性ポリシリコン膜２３２に不純物を導入して導
電性を持たせる。次に，導電性ポリシリコン膜２３２を
パターニングして凹部２３６を形成する。なお，本段階
の減圧ＣＶＤの反応温度は，例えば約６２０℃に設定す
ることができる。
【００５８】（２−２）第２シリンダ部２４０の形成段
階 第１シリンダ部の形成段階では，図１（ａ）〜図２
（ａ）に示す上記第１実施形態にかかる下部電極の形成
工程と実質的に同一の工程を経て，粗面ポリシリコン膜
２１８の第２の部分２１８ｂ，第３の部分２１８ｃ及び
第４の部分２１８ｄを形成する（図３（ｂ）参照）。
階 第１シリンダ部の形成段階では，図１（ａ）〜図２
（ａ）に示す上記第１実施形態にかかる下部電極の形成
工程と実質的に同一の工程を経て，粗面ポリシリコン膜
２１８の第２の部分２１８ｂ，第３の部分２１８ｃ及び
第４の部分２１８ｄを形成する（図３（ｂ）参照）。
【００５９】本段階では，導電性ポリシリコン膜２３２
と第２の部分２１８ｂとの間，導電性ポリシリコン膜２
３２と第３の部分２１８ｃとの間，および導電性ポリシ
リコン膜２３２と第４の部分２１８ｄとの間のいずれに
も，自然酸化膜を介在させておく。自然酸化膜は導電性
ポリシリコン膜２３２と粗面ポリシリコン膜２１８の各
部分との結晶性を分離する機能を有するため，粗面ポリ
シリコン膜２１８ｄの各部分には，図２（ａ）に示す凹
凸１１６と同様に安定した形状を有する凹凸２１６を形
成することができる。結果として，凹部２３６内に，第
２シリンダ部２４０が形成される。
と第２の部分２１８ｂとの間，導電性ポリシリコン膜２
３２と第３の部分２１８ｃとの間，および導電性ポリシ
リコン膜２３２と第４の部分２１８ｄとの間のいずれに
も，自然酸化膜を介在させておく。自然酸化膜は導電性
ポリシリコン膜２３２と粗面ポリシリコン膜２１８の各
部分との結晶性を分離する機能を有するため，粗面ポリ
シリコン膜２１８ｄの各部分には，図２（ａ）に示す凹
凸１１６と同様に安定した形状を有する凹凸２１６を形
成することができる。結果として，凹部２３６内に，第
２シリンダ部２４０が形成される。
【００６０】（２−３）第１シリンダ部２３８の形成段
階 第１シリンダ部２３８の形成段階では，まず，ＣＶＤに
より，第２の部分２１８ｂ上と第３の部分２１８ｃ上と
第４の部分２１８ｄ上とに，シリコン酸化膜２４２を形
成する（図３（ｃ）参照）。次に，シリコン酸化膜２４
２をパターニングして，残留したシリコン酸化膜２４２
からなるマスクを形成し，該マスクを利用して粗面ポリ
シリコン膜２１８（第２の部分２１８ｂ）と導電性ポリ
シリコン膜２３２とをパターニングし，図３（ｃ）に示
す構造を形成する。ここで，マスク部材に相当するシリ
コン酸化膜２４２からなるマスクには，少なくとも第２
シリンダ部２４０の開口部を覆う部分が形成されてい
る。
階 第１シリンダ部２３８の形成段階では，まず，ＣＶＤに
より，第２の部分２１８ｂ上と第３の部分２１８ｃ上と
第４の部分２１８ｄ上とに，シリコン酸化膜２４２を形
成する（図３（ｃ）参照）。次に，シリコン酸化膜２４
２をパターニングして，残留したシリコン酸化膜２４２
からなるマスクを形成し，該マスクを利用して粗面ポリ
シリコン膜２１８（第２の部分２１８ｂ）と導電性ポリ
シリコン膜２３２とをパターニングし，図３（ｃ）に示
す構造を形成する。ここで，マスク部材に相当するシリ
コン酸化膜２４２からなるマスクには，少なくとも第２
シリンダ部２４０の開口部を覆う部分が形成されてい
る。
【００６１】次に，図１（ａ）〜図２（ａ）に示す上記
第１実施形態にかかる下部電極の形成工程と実質的に同
一の工程を経て，粗面ポリシリコン膜２１８の第１の部
分２１８ａ，第５の部分２１８ｅ及び後に除去される第
６の部分２１８ｆを形成する（図４（ａ）参照）。次
に，ＣＶＤにより，第１の部分２１８ａと第５の部分２
１８ｅと第６の部分２１８ｆとが形成されたウェハの表
面全体にシリコン酸化膜２４６を形成し，更に，全面異
方性エッチングを行うことにより，第１の部分２１８ａ
及び第５の部分２１８ｅの側面に，シリコン酸化膜２４
８を形成する。
第１実施形態にかかる下部電極の形成工程と実質的に同
一の工程を経て，粗面ポリシリコン膜２１８の第１の部
分２１８ａ，第５の部分２１８ｅ及び後に除去される第
６の部分２１８ｆを形成する（図４（ａ）参照）。次
に，ＣＶＤにより，第１の部分２１８ａと第５の部分２
１８ｅと第６の部分２１８ｆとが形成されたウェハの表
面全体にシリコン酸化膜２４６を形成し，更に，全面異
方性エッチングを行うことにより，第１の部分２１８ａ
及び第５の部分２１８ｅの側面に，シリコン酸化膜２４
８を形成する。
【００６２】次に，かかるシリコン酸化膜２４８をマス
クとして，第６の部分２１８ｆをエッチングし，残留し
ているシリコン酸化膜２４２，２４８をフッ酸水溶液で
取り除く（図４（ｄ）参照）。結果として，第１シリン
ダ部２３８が形成されることにより，二段シリンダ体２
３０が形成される。尚，粗面ポリシリコン膜２１８の第
１の部分２１８ａ〜第５の部分２１８ｅは，連続膜を構
成するため，上記フッ酸水溶液による処理において相互
に分離することはない。
クとして，第６の部分２１８ｆをエッチングし，残留し
ているシリコン酸化膜２４２，２４８をフッ酸水溶液で
取り除く（図４（ｄ）参照）。結果として，第１シリン
ダ部２３８が形成されることにより，二段シリンダ体２
３０が形成される。尚，粗面ポリシリコン膜２１８の第
１の部分２１８ａ〜第５の部分２１８ｅは，連続膜を構
成するため，上記フッ酸水溶液による処理において相互
に分離することはない。
【００６３】（３）誘電体膜の形成工程
誘電体膜の形成工程では，減圧ＣＶＤにより，二段シリ
ンダ体２３０の粗面ポリシリコン膜２１８上に，絶縁膜
であるチッ化シリコン膜２２０を堆積させる（図４
（ｃ）参照）。本工程の減圧ＣＶＤには，例えばジクロ
ルシランガスとアンモニアガスを用いることができる。
さらに，チッ化シリコン膜２２０は，例えば約５０オン
グストロームの厚さで堆積させることができる。
ンダ体２３０の粗面ポリシリコン膜２１８上に，絶縁膜
であるチッ化シリコン膜２２０を堆積させる（図４
（ｃ）参照）。本工程の減圧ＣＶＤには，例えばジクロ
ルシランガスとアンモニアガスを用いることができる。
さらに，チッ化シリコン膜２２０は，例えば約５０オン
グストロームの厚さで堆積させることができる。
【００６４】（４）上部電極の形成工程
上部電極の形成工程では，例えば約８２０℃のウェット
酸素中で酸化した後に，まず，減圧ＣＶＤによりチッ化
シリコン膜２２０上にポリシリコンを堆積させ，次に，
所定の不純物導入法により該ポリシリコンに導電性を持
たせ，次に，該ポリシリコンをパターニングし，ポリシ
リコン膜２２２を形成する（図２（ｂ）参照）。
酸素中で酸化した後に，まず，減圧ＣＶＤによりチッ化
シリコン膜２２０上にポリシリコンを堆積させ，次に，
所定の不純物導入法により該ポリシリコンに導電性を持
たせ，次に，該ポリシリコンをパターニングし，ポリシ
リコン膜２２２を形成する（図２（ｂ）参照）。
【００６５】以上説明したように，本実施形態では，下
部電極は内部に段差を有する二段シリンダ形状であり，
その表面が上記第１実施形態にかかる粗面ポリシリコン
膜と略同一の構造の粗面ポリシリコン膜で覆われてい
る。したがって，本実施形態にかかる半導体キャパシタ
は，キャパシタ表面積が広くなり，電気容量の増加が可
能となる。
部電極は内部に段差を有する二段シリンダ形状であり，
その表面が上記第１実施形態にかかる粗面ポリシリコン
膜と略同一の構造の粗面ポリシリコン膜で覆われてい
る。したがって，本実施形態にかかる半導体キャパシタ
は，キャパシタ表面積が広くなり，電気容量の増加が可
能となる。
【００６６】また，本実施形態では，下部電極に上記第
１実施形態にかかる粗面ポリシリコン膜と略同一の構造
を有する粗面ポリシリコン膜を使用している。したがっ
て，不純物導入工程が不要で，かつ表面積も大きく，更
に，側面の膜に不純物が注入されているため，キャパシ
タ電極として使用した場合に空乏化の不具合が発生しな
い電極を提供することができる。
１実施形態にかかる粗面ポリシリコン膜と略同一の構造
を有する粗面ポリシリコン膜を使用している。したがっ
て，不純物導入工程が不要で，かつ表面積も大きく，更
に，側面の膜に不純物が注入されているため，キャパシ
タ電極として使用した場合に空乏化の不具合が発生しな
い電極を提供することができる。
【００６７】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それら修正例及び変更例についても本発
明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例及び変更例を想定し得
るものであり，それら修正例及び変更例についても本発
明の技術範囲に包含されるものと了解される。
【００６８】
【発明の効果】本発明では，半導体キャパシタの電極
に，必ずしも不純物導入を行う必要がないため，一旦形
成された凹凸形状が変形する可能性が小さい。また，電
極表面の凹凸は，下層膜表面の結晶性の影響を受けて形
成されるため，電極表面の凹凸形状が示す電極内の不純
物濃度分布への依存が低減される。さらに，本発明で
は，電極に二段シリンダ形状を採用することにより，電
極表面積の一層の向上を図ることができる。したがっ
て，本発明によれば，大きくかつ安定した電気容量を有
する半導体キャパシタを提供することが可能となる。
に，必ずしも不純物導入を行う必要がないため，一旦形
成された凹凸形状が変形する可能性が小さい。また，電
極表面の凹凸は，下層膜表面の結晶性の影響を受けて形
成されるため，電極表面の凹凸形状が示す電極内の不純
物濃度分布への依存が低減される。さらに，本発明で
は，電極に二段シリンダ形状を採用することにより，電
極表面積の一層の向上を図ることができる。したがっ
て，本発明によれば，大きくかつ安定した電気容量を有
する半導体キャパシタを提供することが可能となる。
【００６９】さらに，本発明では，半導体キャパシタの
電極に必ずしも不純物導入を行う必要がないとともに，
表面に凹凸を有する電極を同一反応炉内で実施可能な工
程により形成することができる。したがって，本発明に
よれば，半導体キャパシタを備える半導体装置につい
て，パーティクルや汚染等の防止による歩留まり向上，
製造工程数の減少による製造時間の短縮，およびスルー
プットの向上を図ることができる。
電極に必ずしも不純物導入を行う必要がないとともに，
表面に凹凸を有する電極を同一反応炉内で実施可能な工
程により形成することができる。したがって，本発明に
よれば，半導体キャパシタを備える半導体装置につい
て，パーティクルや汚染等の防止による歩留まり向上，
製造工程数の減少による製造時間の短縮，およびスルー
プットの向上を図ることができる。
【図１】本発明を適用可能な半導体キャパシタの製造方
法についての説明図である。
法についての説明図である。
【図２】図１に示す半導体キャパシタの製造方法につい
ての他の説明図である。
ての他の説明図である。
【図３】本発明を適用可能な他の半導体キャパシタの製
造方法についての説明図である。
造方法についての説明図である。
【図４】図３に示す半導体キャパシタの製造方法につい
ての他の説明図である。
ての他の説明図である。
１００ 半導体キャパシタ
１０６ 第１非晶質膜
１０８ 下層膜
１１０，１１６ 凹凸
１１２ 第２非晶質膜
１１４ 上層膜
１１８ 粗面ポリシリコン膜
１２０ チッ化シリコン膜
１２２ ポリシリコン膜
２３８ 第１シリンダ部
２４０ 第２シリンダ部
２４２ シリコン酸化膜
フロントページの続き
(56)参考文献 特開 平９−307080（ＪＰ，Ａ)
特開 平７−153850（ＪＰ，Ａ)
特開 平10−22473（ＪＰ，Ａ)
特開 平５−175450（ＪＰ，Ａ)
特開 平５−90490（ＪＰ，Ａ)
特開 平５−110022（ＪＰ，Ａ)
特開 平６−45521（ＪＰ，Ａ)
特開 平９−298284（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/822
H01L 27/04
H01L 27/108
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (7)
- 【請求項１】 半導体キャパシタの製造方法であって： ノンドープシリコンの非晶質膜を形成する第１の段階
と， 熱処理により前記ノンドープシリコンの非晶質膜をその
表面に凹凸を有する下層膜に変化させる第２の段階と， 前記下層膜の表面上に不純物ドープシリコンの非晶質膜
を形成する第３の段階と， 熱処理により前記不純物ドープシリコンの非晶質膜をそ
の表面に前記下層膜表面の凹凸を基礎として形成される
凹凸を有する上層膜に変化させる第４の段階と， を含むことを特徴とする，前記下層膜と前記上層膜とを
有する電極を備えた半導体キャパシタの製造方法。 - 【請求項２】 前記第１の段階において，前記ノンドー
プシリコンの非晶質膜は，減圧ＣＶＤにより形成される
ことを特徴とする，請求項１に記載の半導体キャパシタ
の製造方法。 - 【請求項３】 前記減圧ＣＶＤの反応温度は，前記ノン
ドープシリコンが非結晶から多結晶に遷移する温度範囲
内に設定されることを特徴とする，請求項２に記載の半
導体キャパシタの製造方法。 - 【請求項４】 前記第３の段階において，前記不純物ド
ープシリコンの非晶質膜は，他の減圧ＣＶＤにより形成
されることを特徴とする，請求項１，２または３のいず
れかに記載の半導体キャパシタの製造方法 - 【請求項５】 前記他の減圧ＣＶＤの反応温度は，前記
不純物ドープシリコンが非結晶から多結晶に遷移する温
度範囲内に設定されることを特徴とする，請求項４に記
載の半導体キャパシタの製造方法。 - 【請求項６】 前記第１の段階と前記第２の段階と前記
第３の段階と前記第４の段階とは，同一の反応炉内で行
われることを特徴とする，請求項１，２，３，４または
５のいずれかに記載の半導体キャパシタの製造方法。 - 【請求項７】 半導体キャパシタの製造方法であって： 前記半導体キャパシタの下部電極の形成工程は， 露出面に凹部が形成された導電性ポリシリコン膜を形成
する第５の段階と， 前記露出面において前記凹部を含む領域上に粗面ポリシ
リコン膜を形成し前記凹部内に一のシリンダ部を形成す
る第６の段階と， 前記粗面ポリシリコン膜上に前記一のシリンダ部を覆う
部分を含むマスク部材を形成する第７の段階と， 前記マスク部材の露出面上に前記粗面ポリシリコン膜と
連続膜をなす他の粗面ポリシリコン膜を形成する第８の
段階と， 前記他の粗面ポリシリコン膜の一部と前記マスク部材と
を除去し前記マスク部材の除去部分に他のシリンダ部を
形成する第９の段階と，を含むことを特徴とする，半導
体キャパシタの製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP28422699A JP3395165B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体キャパシタの製造方法 |
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| US10/212,878 US6849498B2 (en) | 1999-10-05 | 2002-08-07 | Method of manufacturing semiconductor capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28422699A JP3395165B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体キャパシタの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001111005A JP2001111005A (ja) | 2001-04-20 |
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Family
ID=17675819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28422699A Expired - Fee Related JP3395165B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体キャパシタの製造方法 |
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| JP5763398B2 (ja) * | 2011-04-18 | 2015-08-12 | 京セラ株式会社 | 測定収集方法、基地局、及び無線端末 |
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| US6093617A (en) * | 1997-05-19 | 2000-07-25 | Taiwan Semiconductor Manufacturing Company | Process to fabricate hemispherical grain polysilicon |
| US6048763A (en) * | 1997-08-21 | 2000-04-11 | Micron Technology, Inc. | Integrated capacitor bottom electrode with etch stop layer |
| US6143605A (en) * | 1998-03-12 | 2000-11-07 | Worldwide Semiconductor Manufacturing Corporation | Method for making a DRAM capacitor using a double layer of insitu doped polysilicon and undoped amorphous polysilicon with HSG polysilicon |
| JP3244049B2 (ja) * | 1998-05-20 | 2002-01-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6114214A (en) * | 1999-04-22 | 2000-09-05 | Wu; Shye-Lin | Method for forming a high-density dram cell with a double-crown rugged polysilicon capacitor |
| TW425701B (en) * | 1999-04-27 | 2001-03-11 | Taiwan Semiconductor Mfg | Manufacturing method of stack-type capacitor |
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- 1999-10-05 JP JP28422699A patent/JP3395165B2/ja not_active Expired - Fee Related
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- 2000-07-28 US US09/628,350 patent/US6455917B1/en not_active Expired - Lifetime
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- 2002-08-07 US US10/212,878 patent/US6849498B2/en not_active Expired - Fee Related
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