JP3161523B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は、主として半導体基
板上にシリコン膜による下部電極と誘電体膜及び上部電
極とから成るＨＳＧ（ｈｅｍｉｓｐｈｅｒｉｃａｌ ｇ
ｒａｉｎｓ）化された容量電極を形成する半導体装置の
製造方法であって、詳しくはＨＳＧ化された容量電極を
熱処理することでＨＳＧグレイン中に高濃度のドーパン
トを導入する半導体装置の製造方法に関する。
板上にシリコン膜による下部電極と誘電体膜及び上部電
極とから成るＨＳＧ（ｈｅｍｉｓｐｈｅｒｉｃａｌ ｇ
ｒａｉｎｓ）化された容量電極を形成する半導体装置の
製造方法であって、詳しくはＨＳＧ化された容量電極を
熱処理することでＨＳＧグレイン中に高濃度のドーパン
トを導入する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭ等の半導体装置では、ス
タックキャパシタ，トレンチキャパシタ等の容量電極を
形成する必要がある。例えばスタック容量電極を形成す
る場合、半導体基板上に絶縁膜を介してポリシリコン膜
を成長させた後、リン等の不純物をポリシリコン膜中に
導入してからフォトレジスト膜を用いてプラズマエッチ
ング等によりポリシリコン膜のパターニングを行って下
部電極を形成した上、下部電極の表面を酸化膜，窒化膜
等から成る誘電体膜で被膜した後、下部電極を形成する
場合と同様にして上部電極を形成している。
タックキャパシタ，トレンチキャパシタ等の容量電極を
形成する必要がある。例えばスタック容量電極を形成す
る場合、半導体基板上に絶縁膜を介してポリシリコン膜
を成長させた後、リン等の不純物をポリシリコン膜中に
導入してからフォトレジスト膜を用いてプラズマエッチ
ング等によりポリシリコン膜のパターニングを行って下
部電極を形成した上、下部電極の表面を酸化膜，窒化膜
等から成る誘電体膜で被膜した後、下部電極を形成する
場合と同様にして上部電極を形成している。
【０００３】ところで、こうした下部電極と誘電体膜及
び上部電極とから成る容量電極は、その形成に際してＨ
ＳＧ化される場合とされない場合とがある。
び上部電極とから成る容量電極は、その形成に際してＨ
ＳＧ化される場合とされない場合とがある。
【０００４】図２は、従来のスタック容量電極要部を示
した側面図であり、同図（ａ）はＨＳＧ化を行わない場
合に関するもの，同図（ｂ）はＨＳＧ化を行った場合に
関するものである。
した側面図であり、同図（ａ）はＨＳＧ化を行わない場
合に関するもの，同図（ｂ）はＨＳＧ化を行った場合に
関するものである。
【０００５】ここでは、ＨＳＧ化の有無によりＳｉＯ2
による半導体基板１における容量コンタクト３上の下部
電極２の形状が異なる様子を示している。即ち、ＨＳＧ
化を行うと下部電極２の表面に直径３００〜７００オン
グストローム程度のマッシュルーム状の凸凹を成すＨＳ
Ｇグレイン２ａが多数生じ、下部電極２の表面積を増大
させている。このＨＳＧグレイン２ａの形成による表面
積の増加は、ＨＳＧ化を行わない場合と比べて約２倍に
達する。従って、ＨＳＧ化を行ったスタック容量電極で
の理想的な容量増加率は、表面積の増加率に等しい約２
倍となる。
による半導体基板１における容量コンタクト３上の下部
電極２の形状が異なる様子を示している。即ち、ＨＳＧ
化を行うと下部電極２の表面に直径３００〜７００オン
グストローム程度のマッシュルーム状の凸凹を成すＨＳ
Ｇグレイン２ａが多数生じ、下部電極２の表面積を増大
させている。このＨＳＧグレイン２ａの形成による表面
積の増加は、ＨＳＧ化を行わない場合と比べて約２倍に
達する。従って、ＨＳＧ化を行ったスタック容量電極で
の理想的な容量増加率は、表面積の増加率に等しい約２
倍となる。
【０００６】ところが、近年ではデバイス設計上、容量
形成プロセスにおける熱処理を低減する要求が強くなっ
ている。例えば１ＧＤＲＡＭやロジック回路と混載され
るＤＲＡＭでは、容量形成プロセスで炉を用いた８００
℃以上の熱処理を行うことが難しくなっている。このよ
うに熱処理温度が低下するに従ってＨＳＧ化した容量電
極では、固有の問題として空乏化による容量低下という
現象が現れている。
形成プロセスにおける熱処理を低減する要求が強くなっ
ている。例えば１ＧＤＲＡＭやロジック回路と混載され
るＤＲＡＭでは、容量形成プロセスで炉を用いた８００
℃以上の熱処理を行うことが難しくなっている。このよ
うに熱処理温度が低下するに従ってＨＳＧ化した容量電
極では、固有の問題として空乏化による容量低下という
現象が現れている。
【０００７】図３は、ＨＳＧ化した容量電極における上
部電極の印加電圧（Ｖ）に対する容量（Ａ．Ｕ．）の特
性（Ｃ−Ｖ特性）を示したもので、同図（ａ）は理想的
な容量増加が得られた場合に関するもの，同図（ｂ）は
ＨＳＧ形成後のプロセス温度が低下した場合（例えば最
高熱処理温度が８００℃×１０分）に関するものであ
る。図３（ａ），（ｂ）を比較すれば、ＨＳＧ形成後の
プロセス温度が低下した場合、上部電極の印加電圧（プ
レート電極の印加電圧Ｖｐ）がマイナスになると容量の
低下が著しくなっているが、これはＨＳＧグレイン内部
が空乏化していることを示している。
部電極の印加電圧（Ｖ）に対する容量（Ａ．Ｕ．）の特
性（Ｃ−Ｖ特性）を示したもので、同図（ａ）は理想的
な容量増加が得られた場合に関するもの，同図（ｂ）は
ＨＳＧ形成後のプロセス温度が低下した場合（例えば最
高熱処理温度が８００℃×１０分）に関するものであ
る。図３（ａ），（ｂ）を比較すれば、ＨＳＧ形成後の
プロセス温度が低下した場合、上部電極の印加電圧（プ
レート電極の印加電圧Ｖｐ）がマイナスになると容量の
低下が著しくなっているが、これはＨＳＧグレイン内部
が空乏化していることを示している。
【０００８】このようなＨＳＧグレインの空乏化がプロ
セス温度の低下に伴って生じる理由は、以下のように説
明できる。即ち、図４（ａ）に示されるように、ＨＳＧ
グレイン２ａが形成されたＨＳＧ化直後では、ＨＳＧグ
レインの内部はほぼ空乏化領域Ｅによるノンドープ状態
であるが、その後の高温熱処理後には、図４（ｂ）に示
されるように、スタックからＨＳＧグレイン２ａ中へリ
ンが十分に拡散して空乏化領域Ｅが消滅する。ところ
が、プロセス温度が低下した熱処理のみによるドーピン
グを行うと、図４（ｃ）に示されるように、ＨＳＧグレ
イン２ａ中へのリンの拡散が不十分となって空乏化領域
Ｅが残ってしまう。この空乏化領域Ｅの存在によって、
プレート電極の印加電圧Ｖｐがマイナスになった場合の
容量低下が生じる。
セス温度の低下に伴って生じる理由は、以下のように説
明できる。即ち、図４（ａ）に示されるように、ＨＳＧ
グレイン２ａが形成されたＨＳＧ化直後では、ＨＳＧグ
レインの内部はほぼ空乏化領域Ｅによるノンドープ状態
であるが、その後の高温熱処理後には、図４（ｂ）に示
されるように、スタックからＨＳＧグレイン２ａ中へリ
ンが十分に拡散して空乏化領域Ｅが消滅する。ところ
が、プロセス温度が低下した熱処理のみによるドーピン
グを行うと、図４（ｃ）に示されるように、ＨＳＧグレ
イン２ａ中へのリンの拡散が不十分となって空乏化領域
Ｅが残ってしまう。この空乏化領域Ｅの存在によって、
プレート電極の印加電圧Ｖｐがマイナスになった場合の
容量低下が生じる。
【０００９】そこで、この空乏化を抑制する方法とし
て、ＰＯＣｌ3 を用いたリンの固相拡散が知られてい
る。これはＰＯＣｌ3 を流した炉の中でＨＳＧ化したウ
ェハを熱処理するもので、こうしたリン拡散によるドー
ピングを行えば、図５に示されるように、ＨＳＧグレイ
ン２ａ表面にリンを高濃度に含んだＳｉＯ2 を形成する
ことにより、このＳｉＯ2 からＨＳＧグレイン２ａ内部
へとリンが導入され、リンによる拡散領域ｐ２が形成さ
れるようになっている。
て、ＰＯＣｌ3 を用いたリンの固相拡散が知られてい
る。これはＰＯＣｌ3 を流した炉の中でＨＳＧ化したウ
ェハを熱処理するもので、こうしたリン拡散によるドー
ピングを行えば、図５に示されるように、ＨＳＧグレイ
ン２ａ表面にリンを高濃度に含んだＳｉＯ2 を形成する
ことにより、このＳｉＯ2 からＨＳＧグレイン２ａ内部
へとリンが導入され、リンによる拡散領域ｐ２が形成さ
れるようになっている。
【００１０】因みに、こうしたＤＲＡＭ等の容量電極を
有する半導体装置の製造に関連する周知技術としては、
例えば特開平５−３４３６１４号公報に開示された半導
体素子の製造方法や、特開平７−３８０６２号公報並び
に特開平９−２８９２９２号公報に開示された半導体装
置の製造方法等が挙げられる。
有する半導体装置の製造に関連する周知技術としては、
例えば特開平５−３４３６１４号公報に開示された半導
体素子の製造方法や、特開平７−３８０６２号公報並び
に特開平９−２８９２９２号公報に開示された半導体装
置の製造方法等が挙げられる。
【００１１】
【発明が解決しようとする課題】上述したリン拡散によ
るドーピングの場合、リンを含むＳｉＯ2 を形成するた
めにシリコンの酸化を利用してＰＳＧ（ｐｈｏｓｐｈｏ
ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜を形成しているた
め、拡散前のＨＳＧグレイン２ａ´に対して目減り△Ｄ
が生じてＨＳＧグレイン２ａが小さくなってしまう。
るドーピングの場合、リンを含むＳｉＯ2 を形成するた
めにシリコンの酸化を利用してＰＳＧ（ｐｈｏｓｐｈｏ
ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜を形成しているた
め、拡散前のＨＳＧグレイン２ａ´に対して目減り△Ｄ
が生じてＨＳＧグレイン２ａが小さくなってしまう。
【００１２】この結果、ＨＳＧグレイン２ａの表面積が
小さくなって容量増加を十分に計り難くなってしまう
他、ＨＳＧグレイン２ａの根本が細くなって機械的強度
が小さくなってしまうという問題がある。
小さくなって容量増加を十分に計り難くなってしまう
他、ＨＳＧグレイン２ａの根本が細くなって機械的強度
が小さくなってしまうという問題がある。
【００１３】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、適度な低温条件下
でＨＳＧグレインを小さくすること無く空乏化による容
量減少を防止し得る半導体装置の製造方法を提供するこ
とにある。
なされたもので、その技術的課題は、適度な低温条件下
でＨＳＧグレインを小さくすること無く空乏化による容
量減少を防止し得る半導体装置の製造方法を提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明によれば、半導体
基板上にシリコン膜による下部電極と誘電体膜及び上部
電極とから成るＨＳＧ化された容量電極を形成する容量
電極形成工程を含む半導体装置の製造方法において、Ｈ
ＳＧ化された容量電極へのドーピング前に自然酸化膜を
除去又は該自然酸化膜の形成を防止する工程と、ＨＳＧ
表面において酸素を含まない雰囲気中で昇温してからシ
リコンに対して反応物を生成しないドーパントガス中で
容量電極を熱処理する熱処理工程とを含む半導体装置の
製造方法が得られる。
基板上にシリコン膜による下部電極と誘電体膜及び上部
電極とから成るＨＳＧ化された容量電極を形成する容量
電極形成工程を含む半導体装置の製造方法において、Ｈ
ＳＧ化された容量電極へのドーピング前に自然酸化膜を
除去又は該自然酸化膜の形成を防止する工程と、ＨＳＧ
表面において酸素を含まない雰囲気中で昇温してからシ
リコンに対して反応物を生成しないドーパントガス中で
容量電極を熱処理する熱処理工程とを含む半導体装置の
製造方法が得られる。
【００１５】又、本発明によれば、上記何れかの半導体
装置の製造方法において、熱処理工程では、熱処理によ
りＨＳＧグレインを小さくすることなく該ＨＳＧグレイ
ン中に高濃度のドーパントを導入する半導体装置の製造
方法が得られる。
装置の製造方法において、熱処理工程では、熱処理によ
りＨＳＧグレインを小さくすることなく該ＨＳＧグレイ
ン中に高濃度のドーパントを導入する半導体装置の製造
方法が得られる。
【００１６】上記半導体装置の製造方法において、ドー
パントガスをＡｓＨ3 やＰＨ3 とすることは好ましく、
更にＡｓＨ3 とした場合には熱処理工程での熱処理の温
度を６００〜８００［℃］とすることは好ましい。
パントガスをＡｓＨ3 やＰＨ3 とすることは好ましく、
更にＡｓＨ3 とした場合には熱処理工程での熱処理の温
度を６００〜８００［℃］とすることは好ましい。
【００１７】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体装置の製造方法について、図面を参照して詳細に説
明する。
導体装置の製造方法について、図面を参照して詳細に説
明する。
【００１８】最初に、本発明の半導体装置の製造方法の
概要を簡単に説明する。この半導体装置の製造方法は、
半導体基板上にシリコン膜による下部電極と誘電体膜及
び上部電極とから成るＨＳＧ化された容量電極を形成す
る容量電極形成工程の後、ＨＳＧ化された容量電極への
ドーピング前に自然酸化膜を除去又は自然酸化膜の形成
を防止する工程と、ＨＳＧ表面において酸素を含まない
雰囲気中で昇温してからシリコンに対して反応物を生成
しないドーパントガス中で容量電極を熱処理する熱処理
工程とを実行するものである。但し、この熱処理工程で
は、ドーパントガスとしてＡｓＨ3 やＰＨ3 を用いる。
又、熱処理工程では、熱処理によりＨＳＧグレインを小
さくすることなくＨＳＧグレイン中に高濃度のドーパン
トを導入し、空乏化による容量低下を抑制し得る温度と
する。ドーパントガスとしてＡｓＨ3 を用いた場合には
熱処理工程での熱処理の温度を６００〜８００［℃］と
することが好ましい。
概要を簡単に説明する。この半導体装置の製造方法は、
半導体基板上にシリコン膜による下部電極と誘電体膜及
び上部電極とから成るＨＳＧ化された容量電極を形成す
る容量電極形成工程の後、ＨＳＧ化された容量電極への
ドーピング前に自然酸化膜を除去又は自然酸化膜の形成
を防止する工程と、ＨＳＧ表面において酸素を含まない
雰囲気中で昇温してからシリコンに対して反応物を生成
しないドーパントガス中で容量電極を熱処理する熱処理
工程とを実行するものである。但し、この熱処理工程で
は、ドーパントガスとしてＡｓＨ3 やＰＨ3 を用いる。
又、熱処理工程では、熱処理によりＨＳＧグレインを小
さくすることなくＨＳＧグレイン中に高濃度のドーパン
トを導入し、空乏化による容量低下を抑制し得る温度と
する。ドーパントガスとしてＡｓＨ3 を用いた場合には
熱処理工程での熱処理の温度を６００〜８００［℃］と
することが好ましい。
【００１９】図１は、本発明の半導体装置の製造方法を
適用した一実施例に係るＨＳＧグレインの空乏化を抑制
するためのＡｓＨ3 気相拡散によるドーピングを示した
容量電極局部の断面側面図である。ここでは、上述した
熱処理工程での熱処理によりＨＳＧグレイン２ａを小さ
くすることなくＨＳＧグレイン２ａ中に高濃度のドーパ
ントであるヒ素（Ａｓ）を導入し、空乏化による容量低
下を抑制し得る温度として、熱処理の温度を６００〜８
００［℃］とするため、ＨＳＧグレイン２ａ内部へＡｓ
が導入されて拡散領域ｐ１が形成される際、拡散後にＨ
ＳＧグレイン２ａの目減りが生じない様子を示してい
る。
適用した一実施例に係るＨＳＧグレインの空乏化を抑制
するためのＡｓＨ3 気相拡散によるドーピングを示した
容量電極局部の断面側面図である。ここでは、上述した
熱処理工程での熱処理によりＨＳＧグレイン２ａを小さ
くすることなくＨＳＧグレイン２ａ中に高濃度のドーパ
ントであるヒ素（Ａｓ）を導入し、空乏化による容量低
下を抑制し得る温度として、熱処理の温度を６００〜８
００［℃］とするため、ＨＳＧグレイン２ａ内部へＡｓ
が導入されて拡散領域ｐ１が形成される際、拡散後にＨ
ＳＧグレイン２ａの目減りが生じない様子を示してい
る。
【００２０】即ち、本発明の半導体装置の製造方法で
は、ＨＳＧグレイン２ａの空乏化を抑制する方法とし
て、シリコンと反応しないドーパントガスを用いた気相
拡散によるドーパントの導入を行っているため、シリコ
ンとの反応が無くＨＳＧグレイン２ａが小さくならな
い。ドーパントガスとしてのＡｓＨ3 は、文献ＳＳＤＭ
９７，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｐ．５５
２によれば、６００℃程度の低温でも高濃度のＡｓを導
入することができ、これは同文献ＳＳＤＭ９７，Ｅｘｔ
ｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｐ．１１０の記載によ
れば、ＰＨ3 にはない特徴である。従って、ドーパント
ガスとしては、ＰＨ3 よりもＡｓＨ3 を用いる方が好ま
しい。
は、ＨＳＧグレイン２ａの空乏化を抑制する方法とし
て、シリコンと反応しないドーパントガスを用いた気相
拡散によるドーパントの導入を行っているため、シリコ
ンとの反応が無くＨＳＧグレイン２ａが小さくならな
い。ドーパントガスとしてのＡｓＨ3 は、文献ＳＳＤＭ
９７，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｐ．５５
２によれば、６００℃程度の低温でも高濃度のＡｓを導
入することができ、これは同文献ＳＳＤＭ９７，Ｅｘｔ
ｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｐ．１１０の記載によ
れば、ＰＨ3 にはない特徴である。従って、ドーパント
ガスとしては、ＰＨ3 よりもＡｓＨ3 を用いる方が好ま
しい。
【００２１】そこで、以下は本発明の半導体装置の製造
工程を幾つかの実施例により具体的に説明する。
工程を幾つかの実施例により具体的に説明する。
【００２２】［実施例１］ 実施例１では、先ず容量電極形成工程として、半導体基
板上にシリコン膜によるスタック容量電極を形成したウ
ェハを高真空中で熱処理することにより、リンを１Ｅ２
０ｃｍ-3含むａ−Ｓｉで形成されたスタック容量電極に
ＨＳＧ化を行った。
板上にシリコン膜によるスタック容量電極を形成したウ
ェハを高真空中で熱処理することにより、リンを１Ｅ２
０ｃｍ-3含むａ−Ｓｉで形成されたスタック容量電極に
ＨＳＧ化を行った。
【００２３】次に、一旦ＨＳＧ形成装置からウェハを出
した後、希釈ＨＦ（フッ化水素）を用いてスタック容量
電極表面の酸化膜を除去する工程を行った。このときの
条件は例えばＨＦ：ＳｉＯ2 ＝１：１００で５分とす
る。
した後、希釈ＨＦ（フッ化水素）を用いてスタック容量
電極表面の酸化膜を除去する工程を行った。このときの
条件は例えばＨＦ：ＳｉＯ2 ＝１：１００で５分とす
る。
【００２４】更に、熱処理工程として、このウェハのＨ
ＳＧ表面を炉内にロードして酸素を含まない雰囲気（真
空か、或いはＮ2 又はＨ2 雰囲気またはＡｓＨ3 雰囲
気）中で昇温した。このときの温度は６００〜７５０℃
程度である。この状態でＡｓＨ3 を炉内に導入する。こ
のとき、ＡｓＨ3 の分圧は０．０５〜５０［Ｔｏｒｒ］
程度、時間は３０秒〜１０分程度とする。このＡｓＨ3
中で熱処理を行った結果、ＨＳＧグレイン中には図１に
示されるようにドーパントであるＡｓが導入される。こ
の後、容量窒化膜を成長し、必要であれば熱酸化を行っ
た後、上部電極用にＰ又はＡｓを含んだポリシリコン
か、或いはアモルファスシリコンを成長し、パターニン
グしてキャパシタ（スタック容量電極）の完成とする。
ＳＧ表面を炉内にロードして酸素を含まない雰囲気（真
空か、或いはＮ2 又はＨ2 雰囲気またはＡｓＨ3 雰囲
気）中で昇温した。このときの温度は６００〜７５０℃
程度である。この状態でＡｓＨ3 を炉内に導入する。こ
のとき、ＡｓＨ3 の分圧は０．０５〜５０［Ｔｏｒｒ］
程度、時間は３０秒〜１０分程度とする。このＡｓＨ3
中で熱処理を行った結果、ＨＳＧグレイン中には図１に
示されるようにドーパントであるＡｓが導入される。こ
の後、容量窒化膜を成長し、必要であれば熱酸化を行っ
た後、上部電極用にＰ又はＡｓを含んだポリシリコン
か、或いはアモルファスシリコンを成長し、パターニン
グしてキャパシタ（スタック容量電極）の完成とする。
【００２５】このスタック容量電極を有する半導体装置
の場合は、ＨＳＧグレイン２ａ中に高濃度のＡｓが導入
された結果、ＨＳＧ化したスタック容量電極における上
部電極の印加電圧に対する容量特性（Ｃ−Ｖ特性）は、
図３（ａ）に示されるようにほぼ理想的なものになる。
の場合は、ＨＳＧグレイン２ａ中に高濃度のＡｓが導入
された結果、ＨＳＧ化したスタック容量電極における上
部電極の印加電圧に対する容量特性（Ｃ−Ｖ特性）は、
図３（ａ）に示されるようにほぼ理想的なものになる。
【００２６】［実施例２］ 実施例２では、先ず容量電極形成工程として、半導体基
板上にシリコン膜によるスタック容量電極を形成したウ
ェハを高真空中（１Ｅ-7Ｔｏｒｒ以下）で熱処理を行う
ことで、リンを１Ｅ２０ｃｍ-3含むａ−Ｓｉで形成され
たスタック容量電極にＨＳＧ化を行った。
板上にシリコン膜によるスタック容量電極を形成したウ
ェハを高真空中（１Ｅ-7Ｔｏｒｒ以下）で熱処理を行う
ことで、リンを１Ｅ２０ｃｍ-3含むａ−Ｓｉで形成され
たスタック容量電極にＨＳＧ化を行った。
【００２７】次に、高真空状態を破らずにウェハを別の
チャンバに移送することにより自然酸化膜の形成を防止
する工程を行った後、熱処理工程として、このウェハの
ＨＳＧ表面を酸素を含まない雰囲気（真空か、或いはＮ
2 又はＨ2 雰囲気またはＡｓＨ3 雰囲気）中で昇温し
た。このときの温度は６００〜７５０℃程度である。こ
の状態でＡｓＨ3 を炉内に導入する。このとき、ＡｓＨ
3 の分圧は０．０５〜５０［Ｔｏｒｒ］程度、時間は３
０秒〜１０分程度とする。このＡｓＨ3 中で熱処理を行
った結果、ＨＳＧグレイン２ａ中には図１に示されるよ
うにドーパントであるＡｓが導入される。この後、容量
窒化膜を成長し、必要であれば熱酸化を行った後、上部
電極用にＰ又はＡｓを含んだポリシリコンか、或いはア
モルファスシリコンを成長し、パターニングしてキャパ
シタ（スタック容量電極）の完成とする。
チャンバに移送することにより自然酸化膜の形成を防止
する工程を行った後、熱処理工程として、このウェハの
ＨＳＧ表面を酸素を含まない雰囲気（真空か、或いはＮ
2 又はＨ2 雰囲気またはＡｓＨ3 雰囲気）中で昇温し
た。このときの温度は６００〜７５０℃程度である。こ
の状態でＡｓＨ3 を炉内に導入する。このとき、ＡｓＨ
3 の分圧は０．０５〜５０［Ｔｏｒｒ］程度、時間は３
０秒〜１０分程度とする。このＡｓＨ3 中で熱処理を行
った結果、ＨＳＧグレイン２ａ中には図１に示されるよ
うにドーパントであるＡｓが導入される。この後、容量
窒化膜を成長し、必要であれば熱酸化を行った後、上部
電極用にＰ又はＡｓを含んだポリシリコンか、或いはア
モルファスシリコンを成長し、パターニングしてキャパ
シタ（スタック容量電極）の完成とする。
【００２８】このスタック容量電極を有する半導体装置
の場合も、先の実施例１の場合と同様に、ＨＳＧグレイ
ン２ａ中に高濃度のＡｓが導入された結果、ＨＳＧ化し
たスタック容量電極における上部電極の印加電圧に対す
る容量特性（Ｃ−Ｖ特性）は、図３（ａ）に示されるよ
うなほぼ理想的なものとなる。
の場合も、先の実施例１の場合と同様に、ＨＳＧグレイ
ン２ａ中に高濃度のＡｓが導入された結果、ＨＳＧ化し
たスタック容量電極における上部電極の印加電圧に対す
る容量特性（Ｃ−Ｖ特性）は、図３（ａ）に示されるよ
うなほぼ理想的なものとなる。
【００２９】［実施例３］ 実施例３では、先ず容量電極形成工程として、半導体基
板上にシリコン膜によるスタック容量電極を形成したウ
ェハを高真空中（１Ｅ-7Ｔｏｒｒ以下）で熱処理を行う
ことで、リンを１Ｅ２０ｃｍ-3含むａ−Ｓｉで形成され
たスタック容量電極にＨＳＧ化を行った。
板上にシリコン膜によるスタック容量電極を形成したウ
ェハを高真空中（１Ｅ-7Ｔｏｒｒ以下）で熱処理を行う
ことで、リンを１Ｅ２０ｃｍ-3含むａ−Ｓｉで形成され
たスタック容量電極にＨＳＧ化を行った。
【００３０】次に、高真空状態を破ることなく同一チャ
ンバ内で熱処理工程を行うことにより自然酸化膜の形成
を防止する工程とし、熱処理工程ではウェハのＨＳＧ表
面を酸素を含まない雰囲気（真空か、或いはＮ2 又はＨ
2 雰囲気またはＡｓＨ3 雰囲気）中で昇温した。このと
きの温度は６００〜７５０℃程度である。この状態でＡ
ｓＨ3 を炉内に導入する。このとき、ＡｓＨ3 の分圧は
０．０５〜５０［Ｔｏｒｒ］程度、時間は３０秒〜１０
分程度とする。その後、ＡｓＨ3 雰囲気中でウェハを７
００以下まで降温する。このＡｓＨ3 中で熱処理を行っ
た結果、ＨＳＧグレイン２ａ中には図１に示されるよう
にドーパントであるＡｓが導入される。この後、容量窒
化膜を成長し、必要であれば熱酸化を行った後、上部電
極用にＰ又はＡｓを含んだポリシリコンか、或いはアモ
ルファスシリコンを成長し、パターニングしてキャパシ
タ（スタック容量電極）の完成とする。
ンバ内で熱処理工程を行うことにより自然酸化膜の形成
を防止する工程とし、熱処理工程ではウェハのＨＳＧ表
面を酸素を含まない雰囲気（真空か、或いはＮ2 又はＨ
2 雰囲気またはＡｓＨ3 雰囲気）中で昇温した。このと
きの温度は６００〜７５０℃程度である。この状態でＡ
ｓＨ3 を炉内に導入する。このとき、ＡｓＨ3 の分圧は
０．０５〜５０［Ｔｏｒｒ］程度、時間は３０秒〜１０
分程度とする。その後、ＡｓＨ3 雰囲気中でウェハを７
００以下まで降温する。このＡｓＨ3 中で熱処理を行っ
た結果、ＨＳＧグレイン２ａ中には図１に示されるよう
にドーパントであるＡｓが導入される。この後、容量窒
化膜を成長し、必要であれば熱酸化を行った後、上部電
極用にＰ又はＡｓを含んだポリシリコンか、或いはアモ
ルファスシリコンを成長し、パターニングしてキャパシ
タ（スタック容量電極）の完成とする。
【００３１】このスタック容量電極を有する半導体装置
の場合も、先の実施例１の場合と同様に、ＨＳＧグレイ
ン２ａ中に高濃度のＡｓが導入された結果、ＨＳＧ化し
たスタック容量電極における上部電極の印加電圧に対す
る容量特性（Ｃ−Ｖ特性）は、図３（ａ）に示されるよ
うなほぼ理想的なものとなる。
の場合も、先の実施例１の場合と同様に、ＨＳＧグレイ
ン２ａ中に高濃度のＡｓが導入された結果、ＨＳＧ化し
たスタック容量電極における上部電極の印加電圧に対す
る容量特性（Ｃ−Ｖ特性）は、図３（ａ）に示されるよ
うなほぼ理想的なものとなる。
【００３２】
【発明の効果】以上に述べた通り、本発明の半導体装置
の製造方法によれば、半導体基板上にＨＳＧ化された容
量電極を形成する容量電極形成工程の後、ＨＳＧ化され
た容量電極へのドーピング前に自然酸化膜を除去又は自
然酸化膜の形成を防止する工程と、ＨＳＧ表面において
酸素を含まない雰囲気中で昇温してからシリコンに対し
て反応物を生成しないドーパントガス中で容量電極を熱
処理する熱処理工程とを実行しているので、ほぼ８００
℃以下の適度な低温条件下でＨＳＧグレインを小さくす
ること無くＨＳＧグレイン中に高濃度のドーパントを導
入し、空乏化による容量減少を防止し得るようになり、
又ここで形成される容量電極はＨＳＧグレインが小さく
ならないため、ＨＳＧグレインの根本の機械的強度も十
分なものとなる。
の製造方法によれば、半導体基板上にＨＳＧ化された容
量電極を形成する容量電極形成工程の後、ＨＳＧ化され
た容量電極へのドーピング前に自然酸化膜を除去又は自
然酸化膜の形成を防止する工程と、ＨＳＧ表面において
酸素を含まない雰囲気中で昇温してからシリコンに対し
て反応物を生成しないドーパントガス中で容量電極を熱
処理する熱処理工程とを実行しているので、ほぼ８００
℃以下の適度な低温条件下でＨＳＧグレインを小さくす
ること無くＨＳＧグレイン中に高濃度のドーパントを導
入し、空乏化による容量減少を防止し得るようになり、
又ここで形成される容量電極はＨＳＧグレインが小さく
ならないため、ＨＳＧグレインの根本の機械的強度も十
分なものとなる。
【図１】本発明の半導体装置の製造方法を適用した一実
施例に係るＨＳＧグレインの空乏化を抑制するためのＡ
ｓＨ3 気相拡散によるドーピングを示した容量電極局部
の断面側面図である。
施例に係るＨＳＧグレインの空乏化を抑制するためのＡ
ｓＨ3 気相拡散によるドーピングを示した容量電極局部
の断面側面図である。
【図２】従来のスタック容量電極要部を示した側面図で
あり、（ａ）はＨＳＧ化を行わない場合に関するもの，
（ｂ）はＨＳＧ化を行った場合に関するものである。
あり、（ａ）はＨＳＧ化を行わない場合に関するもの，
（ｂ）はＨＳＧ化を行った場合に関するものである。
【図３】ＨＳＧ化した容量電極における上部電極の印加
電圧に対する容量特性（Ｃ−Ｖ特性）を示したもので、
（ａ）は理想的な容量増加が得られた場合に関するも
の，（ｂ）はＨＳＧ形成後のプロセス温度が低下した場
合に関するものである。
電圧に対する容量特性（Ｃ−Ｖ特性）を示したもので、
（ａ）は理想的な容量増加が得られた場合に関するも
の，（ｂ）はＨＳＧ形成後のプロセス温度が低下した場
合に関するものである。
【図４】ＨＳＧグレインの空乏化がプロセス温度の低下
に伴って生じる理由を説明するために示した容量電極局
部の断面側面図であり、（ａ）はＨＳＧ化直後に関する
もの，（ｂ）は高温熱処理後に関するもの，（ｃ）は熱
処理のみによるドーピングに関するものである。
に伴って生じる理由を説明するために示した容量電極局
部の断面側面図であり、（ａ）はＨＳＧ化直後に関する
もの，（ｂ）は高温熱処理後に関するもの，（ｃ）は熱
処理のみによるドーピングに関するものである。
【図５】既存のＨＳＧグレインの空乏化を抑制するため
のリン拡散によるドーピングを示した容量電極局部の断
面側面図である。
のリン拡散によるドーピングを示した容量電極局部の断
面側面図である。
１ 半導体基板 ２ 下部電極 ２ａ ＨＳＧグレイン ３ 容量コンタクト Ｅ 空乏化領域 ｐ１，ｐ２ 拡散領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (5)
- 【請求項１】 半導体基板上にシリコン膜による下部電
極と誘電体膜及び上部電極とから成るＨＳＧ化された容
量電極を形成する容量電極形成工程を含む半導体装置の
製造方法において、前記ＨＳＧ化された容量電極へのド
ーピング前に自然酸化膜を除去又は該自然酸化膜の形成
を防止する工程と、前記ＨＳＧ表面において酸素を含ま
ない雰囲気中で昇温してからシリコンに対して反応物を
生成しないドーパントガス中で該容量電極を熱処理する
熱処理工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記熱処理工程では、前記熱処理によりＨＳＧ
グレインを小さくすることなく該ＨＳＧグレイン中に高
濃度のドーパントを導入することを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、前記ドーパントガスはＡｓＨ3 であることを特
徴とする半導体装置の製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、前記ドーパントガスはＰＨ3 であることを特徴
とする半導体装置の製造方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法に
おいて、前記熱処理工程では、前記熱処理の温度を６０
０〜８００［℃］とすることを特徴とする半導体装置の
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13215398A JP3161523B2 (ja) | 1998-05-14 | 1998-05-14 | 半導体装置の製造方法 |
| US09/310,997 US6200876B1 (en) | 1998-05-14 | 1999-05-13 | Method of producing a semiconductor device |
| KR1019990017288A KR19990088287A (ko) | 1998-05-14 | 1999-05-14 | 반도체장치의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13215398A JP3161523B2 (ja) | 1998-05-14 | 1998-05-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330360A JPH11330360A (ja) | 1999-11-30 |
| JP3161523B2 true JP3161523B2 (ja) | 2001-04-25 |
Family
ID=15074608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13215398A Expired - Fee Related JP3161523B2 (ja) | 1998-05-14 | 1998-05-14 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6200876B1 (ja) |
| JP (1) | JP3161523B2 (ja) |
| KR (1) | KR19990088287A (ja) |
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|---|---|---|---|---|
| US6403455B1 (en) * | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| KR100505441B1 (ko) * | 2003-04-04 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| US20050173253A1 (en) * | 2004-02-05 | 2005-08-11 | Applied Materials, Inc. | Method and apparatus for infilm defect reduction for electrochemical copper deposition |
| JP4277714B2 (ja) * | 2004-03-12 | 2009-06-10 | パナソニック株式会社 | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5691249A (en) * | 1990-03-20 | 1997-11-25 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| EP0553791A1 (en) * | 1992-01-31 | 1993-08-04 | Nec Corporation | Capacitor electrode for dram and process of fabrication thereof |
| DE4419074C2 (de) | 1993-06-03 | 1998-07-02 | Micron Semiconductor Inc | Verfahren zum gleichmäßigen Dotieren von polykristallinem Silizium mit halbkugelförmiger Körnung |
| JPH07161931A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| JPH09321235A (ja) | 1996-05-24 | 1997-12-12 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
| KR100547541B1 (ko) | 1997-03-27 | 2006-04-21 | 텍사스 인스트루먼츠 인코포레이티드 | 캐패시터와메모리구조및방법 |
| JP3149820B2 (ja) | 1997-06-06 | 2001-03-26 | 日本電気株式会社 | 半導体素子の製造方法 |
-
1998
- 1998-05-14 JP JP13215398A patent/JP3161523B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-13 US US09/310,997 patent/US6200876B1/en not_active Expired - Lifetime
- 1999-05-14 KR KR1019990017288A patent/KR19990088287A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US6200876B1 (en) | 2001-03-13 |
| JPH11330360A (ja) | 1999-11-30 |
| KR19990088287A (ko) | 1999-12-27 |
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Legal Events
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