JP2605594B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特にキャパシタを有する半導体装置の製造方
法に関する。
に係わり、特にキャパシタを有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】１トランジスタ、１キャパシタで一つの
メモリセルを構成するＤＲＡＭの高集積化に伴い、限ら
れた占有面積で必要な蓄積電荷容量を得る為に、キャパ
シタの電極表面を凹凸にして、実効的な電極の表面積を
拡大する方法が提案されている。キャパシタの電極表面
を凹凸にする従来技術の一つとして、特開平３−１３９
８８２号公報に示されるスタック型キャパシタを有する
ＤＲＡＭメモリセルの製造方法を図１０に基づいて説明
する。尚、図１０はメモリセルの断面図を示す。
メモリセルを構成するＤＲＡＭの高集積化に伴い、限ら
れた占有面積で必要な蓄積電荷容量を得る為に、キャパ
シタの電極表面を凹凸にして、実効的な電極の表面積を
拡大する方法が提案されている。キャパシタの電極表面
を凹凸にする従来技術の一つとして、特開平３−１３９
８８２号公報に示されるスタック型キャパシタを有する
ＤＲＡＭメモリセルの製造方法を図１０に基づいて説明
する。尚、図１０はメモリセルの断面図を示す。
【０００３】先ず、Ｐ型半導体基板１上に、ＬＯＣＯＳ
法により素子分離を行なうためのフィールド酸化膜２を
形成する。その後、８００〜１０００℃で乾燥もしくは
水蒸気酸化を行なうことにより、１０〜３０ｎｍ厚程度
のゲート酸化膜３を、基板１の能動領域上に形成する。
次に減圧ＣＶＤ法等により、メモリセル形成予定領域上
に第１のポリシリコン膜４を１００〜３００ｎｍ厚程度
デポジションした後、この第１のポリシリコン層４に、
ＰＯＣｌ3 をソースとする熱拡散により、燐（Ｐ）を１
０20ｃｍ-3程度の濃度にドーピングする。その後、通常
のホトリソグラフィ技術を用いて、レジストをパターニ
ングし、このパターン化されたレジストをマスクとし
て、上記第１のポリシリコン膜４をエッチングし、フィ
ールド酸化膜２上及びゲート酸化膜３上に夫々位置する
メモリセルの、ゲート酸化膜３上のゲート電極を含む、
ワード線４を形成する。
法により素子分離を行なうためのフィールド酸化膜２を
形成する。その後、８００〜１０００℃で乾燥もしくは
水蒸気酸化を行なうことにより、１０〜３０ｎｍ厚程度
のゲート酸化膜３を、基板１の能動領域上に形成する。
次に減圧ＣＶＤ法等により、メモリセル形成予定領域上
に第１のポリシリコン膜４を１００〜３００ｎｍ厚程度
デポジションした後、この第１のポリシリコン層４に、
ＰＯＣｌ3 をソースとする熱拡散により、燐（Ｐ）を１
０20ｃｍ-3程度の濃度にドーピングする。その後、通常
のホトリソグラフィ技術を用いて、レジストをパターニ
ングし、このパターン化されたレジストをマスクとし
て、上記第１のポリシリコン膜４をエッチングし、フィ
ールド酸化膜２上及びゲート酸化膜３上に夫々位置する
メモリセルの、ゲート酸化膜３上のゲート電極を含む、
ワード線４を形成する。
【０００４】次いで、上記ワード線４及びフィールド酸
化膜２をマスクとして、砒素（Ａｓ）をイオン注入し、
更にアニール処理することで、基板１表面部に濃度が１
０20ｃｍ-3程度のｎ+ 拡散層５ａ，５ｂを形成する。そ
の後、常圧ＣＶＤ法等により全面に、第１の層間絶縁膜
６であるシリコン酸化膜６を１００から３００ｎｍ厚程
度堆積し、通常のホトリソグラフィ技術によりパターン
化したレジストをマスクとするドライエッチング技術に
より、上記シリコン酸化膜６のｎ+ 拡散層５ａの所定の
部分上を開孔してコンタクトホール７を形成する。
化膜２をマスクとして、砒素（Ａｓ）をイオン注入し、
更にアニール処理することで、基板１表面部に濃度が１
０20ｃｍ-3程度のｎ+ 拡散層５ａ，５ｂを形成する。そ
の後、常圧ＣＶＤ法等により全面に、第１の層間絶縁膜
６であるシリコン酸化膜６を１００から３００ｎｍ厚程
度堆積し、通常のホトリソグラフィ技術によりパターン
化したレジストをマスクとするドライエッチング技術に
より、上記シリコン酸化膜６のｎ+ 拡散層５ａの所定の
部分上を開孔してコンタクトホール７を形成する。
【０００５】続いて、全面に、スパッタ法または減圧Ｃ
ＶＤ法により、メモリセルの蓄積ノードとなる高融点金
属シリサイド膜、例えばＷＳｉx （ｘ＝２．０〜３．
０）膜８を１００〜２００ｎｍ厚程度形成する。その
後、上記ＷＳｉx 膜８上に減圧ＣＶＤ法により、第２の
ポリシリコン膜９を５０〜１５０ｎｍ厚形成し、この第
２のポリシリコン膜９にＰＯＣｌ3 をソースとする熱拡
散により、燐を１０20ｃｍ-3程度の濃度にドーピングす
る。ポリシリコンに不純物をドープした場合、不純物
は、結晶粒界や、結晶粒中の双晶等に結晶欠陥に偏析
し、不純物濃度の高い部分が形成される。
ＶＤ法により、メモリセルの蓄積ノードとなる高融点金
属シリサイド膜、例えばＷＳｉx （ｘ＝２．０〜３．
０）膜８を１００〜２００ｎｍ厚程度形成する。その
後、上記ＷＳｉx 膜８上に減圧ＣＶＤ法により、第２の
ポリシリコン膜９を５０〜１５０ｎｍ厚形成し、この第
２のポリシリコン膜９にＰＯＣｌ3 をソースとする熱拡
散により、燐を１０20ｃｍ-3程度の濃度にドーピングす
る。ポリシリコンに不純物をドープした場合、不純物
は、結晶粒界や、結晶粒中の双晶等に結晶欠陥に偏析
し、不純物濃度の高い部分が形成される。
【０００６】次いで、上記第２のポリシリコン間９を、
１７０℃程度に加熱した燐酸液に約１０〜２０分間浸漬
する。加熱した燐酸によるエッチングは、エッチング速
度の不純物濃度依存性が大きく、不純物濃度の高い部分
を選択的にエッチングする。これにより第２のポリシリ
コン膜９のグレイン境界、即ち結晶粒界でのポリシリコ
ンが特にエッチングされ、第２のポリシリコン膜９の表
面に凹凸が形成される。このとき、十分な凹凸を形成す
るためには、第２のポリシリコン膜９の燐濃度を６×１
０20ｃｍ-3以上必要とする。また、燐酸液による浸漬時
間を長くとる程凹凸の差は大きくなる。そして、この場
合、例えば凹部のポリシリコンが全てエッチングされて
も下地のＷＳｉx 膜８がエッチングのストッパーとして
作用し、而も、ＷＳｉx 膜８により第２のポリシリコン
膜９は結線され、凹凸による断線は生じない。続いて、
通常のホトリソグラフィ技術によりパターニングしたレ
ジストをマスクとするドライエッチング技術を用いて、
第２のポリシリコン膜９及びＷＳｉx 膜８をパターニン
グし、ワード線４上及びワード線４間上に位置するメモ
リセルの下部電極９を形成する。その後、減圧ＣＶＤ法
等により全面にキャパシタ絶縁膜となるＳｉ3 Ｎ4 膜１
０を５〜１０ｎｍ厚程度酸化し、さらに８００〜９００
℃の水蒸気雰囲気中で約３０〜６０分間、上記Ｓｉ3 Ｎ
4 膜１０を酸化し、Ｓｉ3 Ｎ4 膜１０の耐圧を向上させ
るための酸化膜１１を１〜２ｎｍ厚形成する。その後、
上記酸化膜１１上に、減圧ＣＶＤ法により第３のポリシ
リコン膜１２を２００〜３００ｎｍ厚形成しこの第３の
ポリシリコン膜１２に、ＰＯＣｌ3 をソースとする熱拡
散により、燐を４×１０20〜６×１０20ｃｍ-3の濃度に
ドーピングする。
１７０℃程度に加熱した燐酸液に約１０〜２０分間浸漬
する。加熱した燐酸によるエッチングは、エッチング速
度の不純物濃度依存性が大きく、不純物濃度の高い部分
を選択的にエッチングする。これにより第２のポリシリ
コン膜９のグレイン境界、即ち結晶粒界でのポリシリコ
ンが特にエッチングされ、第２のポリシリコン膜９の表
面に凹凸が形成される。このとき、十分な凹凸を形成す
るためには、第２のポリシリコン膜９の燐濃度を６×１
０20ｃｍ-3以上必要とする。また、燐酸液による浸漬時
間を長くとる程凹凸の差は大きくなる。そして、この場
合、例えば凹部のポリシリコンが全てエッチングされて
も下地のＷＳｉx 膜８がエッチングのストッパーとして
作用し、而も、ＷＳｉx 膜８により第２のポリシリコン
膜９は結線され、凹凸による断線は生じない。続いて、
通常のホトリソグラフィ技術によりパターニングしたレ
ジストをマスクとするドライエッチング技術を用いて、
第２のポリシリコン膜９及びＷＳｉx 膜８をパターニン
グし、ワード線４上及びワード線４間上に位置するメモ
リセルの下部電極９を形成する。その後、減圧ＣＶＤ法
等により全面にキャパシタ絶縁膜となるＳｉ3 Ｎ4 膜１
０を５〜１０ｎｍ厚程度酸化し、さらに８００〜９００
℃の水蒸気雰囲気中で約３０〜６０分間、上記Ｓｉ3 Ｎ
4 膜１０を酸化し、Ｓｉ3 Ｎ4 膜１０の耐圧を向上させ
るための酸化膜１１を１〜２ｎｍ厚形成する。その後、
上記酸化膜１１上に、減圧ＣＶＤ法により第３のポリシ
リコン膜１２を２００〜３００ｎｍ厚形成しこの第３の
ポリシリコン膜１２に、ＰＯＣｌ3 をソースとする熱拡
散により、燐を４×１０20〜６×１０20ｃｍ-3の濃度に
ドーピングする。
【０００７】しかる後、ホトリソグラフィ技術及びドラ
イエッチング技術を用いて、上記第３のポリシリコン膜
１２をパターニングし、上記下部電極９を被う上部電極
１２とし、ＤＲＡＭメモリセルのキャパシタが形成され
る。このようにして形成されたキャパシタは、特に凹凸
を形成していないキャパシタと比較して約１．２〜１．
４倍の蓄積電荷容量を示す。
イエッチング技術を用いて、上記第３のポリシリコン膜
１２をパターニングし、上記下部電極９を被う上部電極
１２とし、ＤＲＡＭメモリセルのキャパシタが形成され
る。このようにして形成されたキャパシタは、特に凹凸
を形成していないキャパシタと比較して約１．２〜１．
４倍の蓄積電荷容量を示す。
【０００８】しかる後、常圧ＣＶＤ法により、全面に、
ＢＰＳＧ等からなる第２の層間絶縁膜１３を６００〜８
００ｎｍ厚程度堆積した後、９００℃程度の熱処理を施
すことにより、上記第２の層間絶縁膜１３を平滑化す
る。そしてｎ+ 拡散層５ｂの部分上の第２の層間絶縁膜
１３を選択的にエッチング除去し、コンタクトホール１
４を開孔する。その後、スパッタ法により全面にＡｌ膜
１５を約１０００ｎｍ厚堆積し、これをパターニングし
てビット線とする。更に、このビット線の表面に、保護
膜を被着し、ＤＲＡＭメモリセルが完成する。
ＢＰＳＧ等からなる第２の層間絶縁膜１３を６００〜８
００ｎｍ厚程度堆積した後、９００℃程度の熱処理を施
すことにより、上記第２の層間絶縁膜１３を平滑化す
る。そしてｎ+ 拡散層５ｂの部分上の第２の層間絶縁膜
１３を選択的にエッチング除去し、コンタクトホール１
４を開孔する。その後、スパッタ法により全面にＡｌ膜
１５を約１０００ｎｍ厚堆積し、これをパターニングし
てビット線とする。更に、このビット線の表面に、保護
膜を被着し、ＤＲＡＭメモリセルが完成する。
【０００９】
【発明が解決しようとする課題】本発明が解決しようと
する課題を、図９を参照して説明する。
する課題を、図９を参照して説明する。
【００１０】すでに述べたように、ポリシリコンに不純
物をドープした場合、不純物は、結晶粒界や、結晶粒中
の双晶等に結晶欠陥に偏析し、不純物濃度の高い部分が
形成される。従来の技術では、これらの不純物濃度の高
い部分が、加熱した燐酸によって選択的にエッチングさ
れること、即ち、エッチング速度の不純物濃度依存性が
大きいことを利用して、一回のエッチングにより、ポリ
シリコン膜表面に凹凸を形成していた。
物をドープした場合、不純物は、結晶粒界や、結晶粒中
の双晶等に結晶欠陥に偏析し、不純物濃度の高い部分が
形成される。従来の技術では、これらの不純物濃度の高
い部分が、加熱した燐酸によって選択的にエッチングさ
れること、即ち、エッチング速度の不純物濃度依存性が
大きいことを利用して、一回のエッチングにより、ポリ
シリコン膜表面に凹凸を形成していた。
【００１１】以下、従来の技術で、燐濃度の高い部分と
低い部分とのエッチング速度の比（選択比）が１０以上
の高い場合、２〜１０の中程度の場合、１〜２の低い場
合のそれぞれについて問題点を説明する。
低い部分とのエッチング速度の比（選択比）が１０以上
の高い場合、２〜１０の中程度の場合、１〜２の低い場
合のそれぞれについて問題点を説明する。
【００１２】エッチングの選択比が高い（エッチング速
度の不純物濃度依存性が大きい）場合、例えばエッチン
グ前のポリシリコン膜を図９（Ａ）とすれば、エッチン
グによって、図９（Ｂ）に示すように結晶粒界には、１
０ｎｍ程度の幅の溝状（スリット状）の凹部が形成され
る。
度の不純物濃度依存性が大きい）場合、例えばエッチン
グ前のポリシリコン膜を図９（Ａ）とすれば、エッチン
グによって、図９（Ｂ）に示すように結晶粒界には、１
０ｎｍ程度の幅の溝状（スリット状）の凹部が形成され
る。
【００１３】容量絶縁膜の薄膜化限界は、約５ｎｍ程度
であるために、形成される凹部の幅が非常に狭い場合、
容量絶縁膜によって凹部が埋め込まれてしまい、対向電
極（上部電極）の表面積が増加しにくくなる。また結晶
粒中の欠陥に偏析した不純物濃度の高い部分がエッチン
グされる結果、結晶粒の表面には数ｎｍレベルの構造を
持つ多孔質シリコン層１６が形成される。多孔質シリコ
ン層１６は、その構造が非常に微細であるが故に、空乏
化しやすく、蓄積電荷容量の低下を引き起こす。また、
多孔質シリコン層１６の表面には数ｎｍの針状の凹凸が
存在するため、容量絶縁膜に局所的な電界集中を引き起
こし、リーク電流の増大や、信頼性の劣化の原因とな
る。さらにピンホールの発生原因ともなり、歩留りの劣
化を引き起こしていた。
であるために、形成される凹部の幅が非常に狭い場合、
容量絶縁膜によって凹部が埋め込まれてしまい、対向電
極（上部電極）の表面積が増加しにくくなる。また結晶
粒中の欠陥に偏析した不純物濃度の高い部分がエッチン
グされる結果、結晶粒の表面には数ｎｍレベルの構造を
持つ多孔質シリコン層１６が形成される。多孔質シリコ
ン層１６は、その構造が非常に微細であるが故に、空乏
化しやすく、蓄積電荷容量の低下を引き起こす。また、
多孔質シリコン層１６の表面には数ｎｍの針状の凹凸が
存在するため、容量絶縁膜に局所的な電界集中を引き起
こし、リーク電流の増大や、信頼性の劣化の原因とな
る。さらにピンホールの発生原因ともなり、歩留りの劣
化を引き起こしていた。
【００１４】エッチングの選択比が２〜１０の場合を図
９（Ｃ）に示す。このように選択性を中程度にすること
によって、凹部の幅は拡げられるものの、逆に凹部の深
さは浅くなる。また、多孔質シリコン層１６も薄くはな
るものの、その形成を防止することは選択的なエッチン
グを行なう限り原理的に困難であり、依然上述した問題
が存在する。
９（Ｃ）に示す。このように選択性を中程度にすること
によって、凹部の幅は拡げられるものの、逆に凹部の深
さは浅くなる。また、多孔質シリコン層１６も薄くはな
るものの、その形成を防止することは選択的なエッチン
グを行なう限り原理的に困難であり、依然上述した問題
が存在する。
【００１５】更に選択比が１〜２程度のエッチングを行
なった場合は、図９（Ｄ）に示すように多孔質シリコン
層がほぼ存在しない表面が得られるが、凹凸自体も緩和
され、ほとんど電極表面積は増加しない。
なった場合は、図９（Ｄ）に示すように多孔質シリコン
層がほぼ存在しない表面が得られるが、凹凸自体も緩和
され、ほとんど電極表面積は増加しない。
【００１６】以上述べたように、一回のエッチングによ
って下部電極９に凹凸を形成する従来技術では、凹部の
深さと幅と多孔質シリコン層のそれぞれを独立に制御す
ることが出来ず、表面形状を十分に制御して、高い蓄積
電荷容量、高歩留り、低リーク電流、高信頼性等の条件
を満たすキャパシタを実現することが困難であるという
問題があった。
って下部電極９に凹凸を形成する従来技術では、凹部の
深さと幅と多孔質シリコン層のそれぞれを独立に制御す
ることが出来ず、表面形状を十分に制御して、高い蓄積
電荷容量、高歩留り、低リーク電流、高信頼性等の条件
を満たすキャパシタを実現することが困難であるという
問題があった。
【００１７】
【課題を解決するための手段】本発明は、下部電極、誘
電体膜および上部電極を有して構成されるキャパシタを
具備する半導体装置の製造方法において、前記下部電極
の製造方法が、不純物としてＶ族元素を含むポリシリコ
ン膜を形成する工程と、第１のエッチング工程および第
２のエッチング工程の少なくとも２回のエッチングによ
って下部電極となる前記ポリシリコン膜の表面に凹凸を
形成する工程とを含み、かつ、前記第１のエッチング工
程におけるエッチング速度の前記下部電極のポリシリコ
ン膜に含まれている不純物濃度依存性が、前記第２のエ
ッチング工程におけるエッチング速度の前記下部電極の
ポリシリコン膜に含まれている不純物濃度依存性よりも
大きいことを特徴とするものである。
電体膜および上部電極を有して構成されるキャパシタを
具備する半導体装置の製造方法において、前記下部電極
の製造方法が、不純物としてＶ族元素を含むポリシリコ
ン膜を形成する工程と、第１のエッチング工程および第
２のエッチング工程の少なくとも２回のエッチングによ
って下部電極となる前記ポリシリコン膜の表面に凹凸を
形成する工程とを含み、かつ、前記第１のエッチング工
程におけるエッチング速度の前記下部電極のポリシリコ
ン膜に含まれている不純物濃度依存性が、前記第２のエ
ッチング工程におけるエッチング速度の前記下部電極の
ポリシリコン膜に含まれている不純物濃度依存性よりも
大きいことを特徴とするものである。
【００１８】
【００１９】また、前記第１のエッチング工程が燐酸を
含む溶液又は蒸気にさらす工程を含むことができる。
含む溶液又は蒸気にさらす工程を含むことができる。
【００２０】あるいは、前記第２のエッチング工程がア
ンモニアと過酸化水素を含む溶液にさらす工程を含むこ
とができる。
ンモニアと過酸化水素を含む溶液にさらす工程を含むこ
とができる。
【００２１】さらに、前記第２のエッチング工程が、前
記下部電極表面を酸化する工程と、弗酸を含む溶液にさ
らす工程を含むことができる。
記下部電極表面を酸化する工程と、弗酸を含む溶液にさ
らす工程を含むことができる。
【００２２】
【実施例】以下図面を参照して本発明を説明する。
【００２３】図１および図２に基づいて本発明の一実施
例を説明する。図１は本発明の一実施例によって製造さ
れたＤＲＡＭメモリセルの断面図であり、図２は本発明
の一実施例における下部電極９の表面を凹凸にする工程
断面図である。
例を説明する。図１は本発明の一実施例によって製造さ
れたＤＲＡＭメモリセルの断面図であり、図２は本発明
の一実施例における下部電極９の表面を凹凸にする工程
断面図である。
【００２４】まず従来技術と同様にして、半導体基板１
上に、フィールド酸化膜２、ゲート酸化膜３、ゲート電
極を含む第１のポリシリコン膜からなるワード線４，ソ
ース，ドレインとなる拡散層５ａ，５ｂ，第１の層間絶
縁膜であるシリコン酸化膜６を形成し、シリコン酸化膜
６のｎ+ 拡散層５ａの所定の部分上を開孔してコンタク
トホール７を形成する。
上に、フィールド酸化膜２、ゲート酸化膜３、ゲート電
極を含む第１のポリシリコン膜からなるワード線４，ソ
ース，ドレインとなる拡散層５ａ，５ｂ，第１の層間絶
縁膜であるシリコン酸化膜６を形成し、シリコン酸化膜
６のｎ+ 拡散層５ａの所定の部分上を開孔してコンタク
トホール７を形成する。
【００２５】続いて、減圧ＣＶＤ法により、メモリセル
の蓄積ノード（下部電極９）となる、第２のポリシリコ
ン膜９を２００〜４００ｎｍ厚形成する。この第２のポ
リシリコン膜９は図２（Ａ）の模式的な断面図に示す様
に柱状結晶構造を有している。
の蓄積ノード（下部電極９）となる、第２のポリシリコ
ン膜９を２００〜４００ｎｍ厚形成する。この第２のポ
リシリコン膜９は図２（Ａ）の模式的な断面図に示す様
に柱状結晶構造を有している。
【００２６】次にこの第２のポリシリコン膜９にＰＯＣ
ｌ3 をソースとする熱拡散により、燐を１０20ｃｍ-3程
度の濃度にドーピングする。本実施例では、第２のポリ
シリコン膜９を形成した後に、熱拡散により不純物とし
て燐をドーピングしているが、イオン注入や、第２のポ
リシリコン膜９の堆積と同時に不純物をドーピングして
も良い。またドーピングする不純物は砒素でも良い。
ｌ3 をソースとする熱拡散により、燐を１０20ｃｍ-3程
度の濃度にドーピングする。本実施例では、第２のポリ
シリコン膜９を形成した後に、熱拡散により不純物とし
て燐をドーピングしているが、イオン注入や、第２のポ
リシリコン膜９の堆積と同時に不純物をドーピングして
も良い。またドーピングする不純物は砒素でも良い。
【００２７】続いて、通常のホトリソグラフィ技術によ
りパターニングしたレジストをマスクとするドライエッ
チング技術を用いて、第２のポリシリコン膜９をパター
ニングし、ワード線４上及びワード線４間上に位置する
メモリセルの下部電極９を形成する。
りパターニングしたレジストをマスクとするドライエッ
チング技術を用いて、第２のポリシリコン膜９をパター
ニングし、ワード線４上及びワード線４間上に位置する
メモリセルの下部電極９を形成する。
【００２８】次いで、上記第２のポリシリコン膜９に、
エッチング速度の不純物濃度依存性の大きい（選択比１
０以上の）第１のエッチングを行なう。例えば、１４０
〜１７０℃程度に加熱した燐酸液に約６０〜９０分間浸
漬する事で、第２のポリシリコン膜９のグレイン境界、
即ち結晶粒界が特にエッチングされ、第２ポリシリコン
膜９の表面に深い凹部がスリット状に形成される。また
結晶粒中の欠陥に偏析した不純物濃度の高い部分も同時
にエッチングされるために、ポリシリコンの表面は多孔
質状に変化する。この状態の第２ポリシリコン膜９の模
式的な断面図を図２（Ｂ）に示す。又、図３（Ａ）には
熱燐酸溶液で処理した後の第２のポリシリコン膜９の断
面及び表面形状のＳＥＭ写真を示す。数ｎｍレベルの構
造を有する多孔質シリコン層が膜表面に形成されている
のが分かる。尚、本実施例では第１のエッチングに熱燐
酸溶液を用いているが、ポリシリコンの結晶粒界を選択
的にエッチングするものであれば良く、例えば弗酸と硝
酸と氷酢酸の混合水溶液を用いても可能である。また、
本実施例では、液相中でエッチングを行なっているがＣ
Ｃｌ2 Ｆ2 とＮ2 を含むプラズマにさらす等してエッチ
ングを行なっても良い。
エッチング速度の不純物濃度依存性の大きい（選択比１
０以上の）第１のエッチングを行なう。例えば、１４０
〜１７０℃程度に加熱した燐酸液に約６０〜９０分間浸
漬する事で、第２のポリシリコン膜９のグレイン境界、
即ち結晶粒界が特にエッチングされ、第２ポリシリコン
膜９の表面に深い凹部がスリット状に形成される。また
結晶粒中の欠陥に偏析した不純物濃度の高い部分も同時
にエッチングされるために、ポリシリコンの表面は多孔
質状に変化する。この状態の第２ポリシリコン膜９の模
式的な断面図を図２（Ｂ）に示す。又、図３（Ａ）には
熱燐酸溶液で処理した後の第２のポリシリコン膜９の断
面及び表面形状のＳＥＭ写真を示す。数ｎｍレベルの構
造を有する多孔質シリコン層が膜表面に形成されている
のが分かる。尚、本実施例では第１のエッチングに熱燐
酸溶液を用いているが、ポリシリコンの結晶粒界を選択
的にエッチングするものであれば良く、例えば弗酸と硝
酸と氷酢酸の混合水溶液を用いても可能である。また、
本実施例では、液相中でエッチングを行なっているがＣ
Ｃｌ2 Ｆ2 とＮ2 を含むプラズマにさらす等してエッチ
ングを行なっても良い。
【００２９】次に、エッチング速度の不純物濃度依存性
の小さい（選択比１〜２程度の）第２のエッチングを行
なう。第２のエッチングによって表面を数ｎｍエッチン
グして凹部の幅を拡げるとともに、多孔質状シリコン層
１６をエッチング除去して凹凸表面を滑らかにする。こ
れには、例えばアンモニア−過酸化水素水を用いること
ができるが、希釈した弗酸と硝酸の混合溶液等、エッチ
ング速度が不純物濃度にあまり依存せず、かつ等方的に
シリコン表面をエッチングできるものがあれば良い。ま
た、本実施例では、液相で第２のエッチングを行なって
いるが、ＣＦ4とＯ2 を含むプラズマや、ＳＦ6 を含む
プラズマにさらす等して行なっても良い。
の小さい（選択比１〜２程度の）第２のエッチングを行
なう。第２のエッチングによって表面を数ｎｍエッチン
グして凹部の幅を拡げるとともに、多孔質状シリコン層
１６をエッチング除去して凹凸表面を滑らかにする。こ
れには、例えばアンモニア−過酸化水素水を用いること
ができるが、希釈した弗酸と硝酸の混合溶液等、エッチ
ング速度が不純物濃度にあまり依存せず、かつ等方的に
シリコン表面をエッチングできるものがあれば良い。ま
た、本実施例では、液相で第２のエッチングを行なって
いるが、ＣＦ4とＯ2 を含むプラズマや、ＳＦ6 を含む
プラズマにさらす等して行なっても良い。
【００３０】図２（Ｃ）にアンモニア−過酸化水素水で
処理した後の第２ポリシリコン膜９の模式的な断面図を
示す。また、図３（Ｂ）には、アンモニア−過酸化水素
水で処理した後の第２のポリシリコン膜９の表面及び、
断面のＳＥＭ写真を示す。多孔質シリコン層がエッチン
グ除去されて、数１０ｎｍレベルの大きさの凹凸が形成
されているのが分かる。図４はこうして形成された下部
電極９のＳＥＭ写真である。
処理した後の第２ポリシリコン膜９の模式的な断面図を
示す。また、図３（Ｂ）には、アンモニア−過酸化水素
水で処理した後の第２のポリシリコン膜９の表面及び、
断面のＳＥＭ写真を示す。多孔質シリコン層がエッチン
グ除去されて、数１０ｎｍレベルの大きさの凹凸が形成
されているのが分かる。図４はこうして形成された下部
電極９のＳＥＭ写真である。
【００３１】尚、本実施例では、第２のポリシリコン膜
９をパターニングしてから表面を凹凸にしているが、表
面を凹凸にした後にパターニングを行なっても良い。
９をパターニングしてから表面を凹凸にしているが、表
面を凹凸にした後にパターニングを行なっても良い。
【００３２】しかる後、希弗酸溶液で第２ポリシリコン
膜９の表面を処理し、第２のポリシリコン膜９の表面に
形成された自然酸化膜を除去する。次に、８００〜１０
００℃のアンモニア雰囲気中で急速熱窒化を行ない、自
然酸化膜が、再成長して、蓄積電荷容量が低下するのを
防止する。
膜９の表面を処理し、第２のポリシリコン膜９の表面に
形成された自然酸化膜を除去する。次に、８００〜１０
００℃のアンモニア雰囲気中で急速熱窒化を行ない、自
然酸化膜が、再成長して、蓄積電荷容量が低下するのを
防止する。
【００３３】その後、減圧ＣＶＤ法により、ＮＨ3 とＳ
ｉＨ2 Ｃｌ2 からなるガス系から、全面にキャパシタ絶
縁膜となるＳｉ3 Ｎ4 膜１０を５〜１０ｎｍ厚程度形成
し、さらに８００〜９００℃の水蒸気雰囲気中で約３０
〜６０分間上記Ｓｉ3 Ｎ4 膜１０を酸化し、Ｓｉ3 Ｎ4
膜１０の耐圧を向上させるための酸化膜１１を１〜２ｎ
ｍ厚形成する。次に、上記酸化膜１１上に、減圧ＣＶＤ
法により第３のポリシリコン膜１２を２００〜３００ｎ
ｍ厚形成し、この第３のポリシリコン膜１２に、ＰＯＣ
ｌ3 をソースとする熱拡散により、燐を４×１０20〜６
×１０20ｃｍ-3の濃度にドーピングする。
ｉＨ2 Ｃｌ2 からなるガス系から、全面にキャパシタ絶
縁膜となるＳｉ3 Ｎ4 膜１０を５〜１０ｎｍ厚程度形成
し、さらに８００〜９００℃の水蒸気雰囲気中で約３０
〜６０分間上記Ｓｉ3 Ｎ4 膜１０を酸化し、Ｓｉ3 Ｎ4
膜１０の耐圧を向上させるための酸化膜１１を１〜２ｎ
ｍ厚形成する。次に、上記酸化膜１１上に、減圧ＣＶＤ
法により第３のポリシリコン膜１２を２００〜３００ｎ
ｍ厚形成し、この第３のポリシリコン膜１２に、ＰＯＣ
ｌ3 をソースとする熱拡散により、燐を４×１０20〜６
×１０20ｃｍ-3の濃度にドーピングする。
【００３４】尚、本実施例では、第３のポリシリコン膜
１２を形成した後に、熱拡散により不純物として燐をド
ーピングしているが、第３のポリシリコン膜１２の堆積
と同時に不純物をドーピングしても良い。またドーピン
グする不純物は砒素でも良い。
１２を形成した後に、熱拡散により不純物として燐をド
ーピングしているが、第３のポリシリコン膜１２の堆積
と同時に不純物をドーピングしても良い。またドーピン
グする不純物は砒素でも良い。
【００３５】しかる後、ホトリソグラフィ技術及びドラ
イエッチング技術を用いて、上記第３のポリシリコン膜
１２をパターニングし、上記下部電極９を被う上部電極
１２とし、キャパシタが形成される。このようにして形
成されたキャパシタは、特に凹凸を形成していないキャ
パシタと比較して約２．１倍の蓄積電荷容量を示す。し
かる後、図１０の従来技術と同様に、第２の層間絶縁膜
１３、コンタクトホール１４、ビット線のＡｌ膜１５、
保護膜（図示せず）を形成し、ＤＲＡＭメモリセルが完
成する。
イエッチング技術を用いて、上記第３のポリシリコン膜
１２をパターニングし、上記下部電極９を被う上部電極
１２とし、キャパシタが形成される。このようにして形
成されたキャパシタは、特に凹凸を形成していないキャ
パシタと比較して約２．１倍の蓄積電荷容量を示す。し
かる後、図１０の従来技術と同様に、第２の層間絶縁膜
１３、コンタクトホール１４、ビット線のＡｌ膜１５、
保護膜（図示せず）を形成し、ＤＲＡＭメモリセルが完
成する。
【００３６】図５に、本発明の上記実施例によるキャパ
シタ（図５（Ａ））と、従来技術によるキャパシタ（図
５（Ｂ））との耐圧分布を示す。電界強度５ＭＶ／ｃｍ
未満で破壊するキャパシタを不良とすれば、本発明によ
るキャパシタは、従来技術のキャパシタに見られる不良
品がほとんど無く、歩留りが向上しているのが分かる。
シタ（図５（Ａ））と、従来技術によるキャパシタ（図
５（Ｂ））との耐圧分布を示す。電界強度５ＭＶ／ｃｍ
未満で破壊するキャパシタを不良とすれば、本発明によ
るキャパシタは、従来技術のキャパシタに見られる不良
品がほとんど無く、歩留りが向上しているのが分かる。
【００３７】図６に、本発明の上記実施例によるキャパ
シタのリーク電流密度−電圧特性を示す。実線で示す本
発明の実施例のデータは３点鎖線で示す従来技術による
キャパシタのデータに比べ、リーク電流が減少している
のが分かる。
シタのリーク電流密度−電圧特性を示す。実線で示す本
発明の実施例のデータは３点鎖線で示す従来技術による
キャパシタのデータに比べ、リーク電流が減少している
のが分かる。
【００３８】また、図７に、５０％のキャパシタが絶縁
破壊するまでの時間と、キャパシタに印加する電圧との
関係を示す。黒丸（●）で示す本発明によるキャパシタ
のほうが、白三角（△）で示す従来技術によるキャパシ
タよりも、寿命が長いことが明らかである。
破壊するまでの時間と、キャパシタに印加する電圧との
関係を示す。黒丸（●）で示す本発明によるキャパシタ
のほうが、白三角（△）で示す従来技術によるキャパシ
タよりも、寿命が長いことが明らかである。
【００３９】本発明の他の実施例として、第２のエッチ
ング工程が、ポリシリコン表面を酸化する工程と酸化さ
れた部分を弗酸で除去する工程の組み合わせで行なって
も良い。
ング工程が、ポリシリコン表面を酸化する工程と酸化さ
れた部分を弗酸で除去する工程の組み合わせで行なって
も良い。
【００４０】例えば、先の実施例と同様にして、減圧Ｃ
ＶＤ法により、メモリセルの下部電極となる、第２のポ
リシリコン膜９を４００ｎｍ厚形成し、この第２ポリシ
リコン膜９にＰＯＣｌ3 をソースとする熱拡散により、
燐を８５０℃で３０分間ドーピングした。次に、第１の
エッチング工程として１６０℃に加熱した燐酸液に９０
分間浸漬する。しかる後、第２のエッチング工程として
８５０℃の乾燥酸素雰囲気中で３０秒間酸化を行ない、
続いて１％の希弗酸で５０秒処理を行なった。第２のエ
ッチング工程後の下部電極のＳＥＭ写真を図８に示す。
結晶粒のサイズが先の実施例よりも大きい為に、凹凸の
サイズも大きくなっているが、先の実施例と同様に、多
孔質シリコン層の無い、凹凸が形成されている。
ＶＤ法により、メモリセルの下部電極となる、第２のポ
リシリコン膜９を４００ｎｍ厚形成し、この第２ポリシ
リコン膜９にＰＯＣｌ3 をソースとする熱拡散により、
燐を８５０℃で３０分間ドーピングした。次に、第１の
エッチング工程として１６０℃に加熱した燐酸液に９０
分間浸漬する。しかる後、第２のエッチング工程として
８５０℃の乾燥酸素雰囲気中で３０秒間酸化を行ない、
続いて１％の希弗酸で５０秒処理を行なった。第２のエ
ッチング工程後の下部電極のＳＥＭ写真を図８に示す。
結晶粒のサイズが先の実施例よりも大きい為に、凹凸の
サイズも大きくなっているが、先の実施例と同様に、多
孔質シリコン層の無い、凹凸が形成されている。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
ポリシリコン膜の表面凹凸の凹部の深さと幅とをそれぞ
れ第１のエッチングと第２のエッチングとによって独立
に制御可能なので、容易に所望の凹凸形状を得ることが
出来、効果的に蓄積電荷容量を増加させることができ
る。また、第１のエッチングによって形成され、従来技
術ではそのまま残されていた多孔質シリコン層を、第２
のエッチングによって除去できるので、従来技術に比較
して、リーク電流が減少し、耐圧歩留りが向上し、信頼
性も向上する。
ポリシリコン膜の表面凹凸の凹部の深さと幅とをそれぞ
れ第１のエッチングと第２のエッチングとによって独立
に制御可能なので、容易に所望の凹凸形状を得ることが
出来、効果的に蓄積電荷容量を増加させることができ
る。また、第１のエッチングによって形成され、従来技
術ではそのまま残されていた多孔質シリコン層を、第２
のエッチングによって除去できるので、従来技術に比較
して、リーク電流が減少し、耐圧歩留りが向上し、信頼
性も向上する。
【００４２】又、従来技術では、１回のエッチングによ
って凹凸を形成していた為に、凹部の深さと幅とを同時
に制御しなければならず、十分な幅の凹部を形成するに
は、凹部のポリシリコンが全てエッチングされるまでエ
ッチングを行わなければならなかった。従って結晶粒が
断線しないように下地にＷＳｉx 膜８が必要であった。
しかし本発明では、凹部の深さと幅とをそれぞれ独立に
制御可能なので、凹部のシリコンが全てエッチングされ
るまでエッチングを行なう必要が無く、従来必要とされ
たＷＳｉx 膜８は不要となる効果もある。
って凹凸を形成していた為に、凹部の深さと幅とを同時
に制御しなければならず、十分な幅の凹部を形成するに
は、凹部のポリシリコンが全てエッチングされるまでエ
ッチングを行わなければならなかった。従って結晶粒が
断線しないように下地にＷＳｉx 膜８が必要であった。
しかし本発明では、凹部の深さと幅とをそれぞれ独立に
制御可能なので、凹部のシリコンが全てエッチングされ
るまでエッチングを行なう必要が無く、従来必要とされ
たＷＳｉx 膜８は不要となる効果もある。
【図１】本発明の一実施例によるメモリセルの断面の模
式図である。
式図である。
【図２】本発明の一実施例における下部電極を凹凸にす
る工程の工程断面図である。
る工程の工程断面図である。
【図３】本発明の一実施例における第１のエッチング後
と、第２のエッチング後のそれぞれについての下部電極
の断面及び表面形状を示すＳＥＭ写真である。
と、第２のエッチング後のそれぞれについての下部電極
の断面及び表面形状を示すＳＥＭ写真である。
【図４】本発明の一実施例における下部電極を示すＳＥ
Ｍ写真である。
Ｍ写真である。
【図５】本発明と従来技術によるキャパシタの耐圧分布
を示すグラフである。
を示すグラフである。
【図６】本発明と従来技術によるキャパシタのリーク電
流密度−電圧特性を示すグラフである。
流密度−電圧特性を示すグラフである。
【図７】本発明と従来技術によるキャパシタの寿命の印
加電圧依存特性を示すグラフである。
加電圧依存特性を示すグラフである。
【図８】本発明の他の実施例における第２のエッチング
後の下部電極の断面及び表面形状を示すＳＥＭ写真であ
る。
後の下部電極の断面及び表面形状を示すＳＥＭ写真であ
る。
【図９】従来技術の課題を説明する模式図である。
【図１０】従来技術によるメモリセルの断面の模式図で
ある。
ある。
１ Ｐ型半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ワード線（第１のポリシリコン膜） ５ ｎ+ 拡散層 ６ シリコン酸化膜 ７ コンタクトホール ８ ＷＳｉx 膜 ９ 下部電極（第２のポリシリコン膜） １０ Ｓｉ3 Ｎ4 膜 １１ 酸化膜 １２ 上部電極（第３のポリシリコン膜） １３ 第２の層間絶縁膜 １４ コンタクトホール １５ ビット線（Ａｌ膜） １６ 多孔質シリコン層
Claims (4)
- 【請求項１】 下部電極、誘電体膜および上部電極を有
して構成されるキャパシタを具備する半導体装置の製造
方法において、前記下部電極の製造方法が、不純物とし
てＶ族元素を含むポリシリコン膜を形成する工程と、第
１のエッチング工程および第２のエッチング工程の少な
くとも２回のエッチングによって下部電極となる前記ポ
リシリコン膜の表面に凹凸を形成する工程とを含み、か
つ、前記第１のエッチング工程におけるエッチング速度
の前記下部電極のポリシリコン膜に含まれている不純物
濃度依存性が、前記第２のエッチング工程におけるエッ
チング速度の前記下部電極のポリシリコン膜に含まれて
いる不純物濃度依存性よりも大きいことを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記第１のエッチング工程が燐酸を含む
溶液又は蒸気にさらす工程を含むことを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第２のエッチング工程がアンモニア
と過酸化水素を含む溶液にさらす工程を含むことを特徴
とする請求項１もしくは請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 前記第２のエッチング工程が、前記下部
電極となる前記ポリシリコン膜の表面を酸化する工程
と、弗酸を含む溶液にさらす工程とを含むことを特徴と
する請求項１もしくは請求項２に記載の半導体装置の製
造方法。
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