JPH03129873A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03129873A JPH03129873A JP1268371A JP26837189A JPH03129873A JP H03129873 A JPH03129873 A JP H03129873A JP 1268371 A JP1268371 A JP 1268371A JP 26837189 A JP26837189 A JP 26837189A JP H03129873 A JPH03129873 A JP H03129873A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ダイナミックＲＡＭ等の半導体装置内に形成されるキャ
パシタの製造方法に関し、 キャパシタの蓄積容量を簡便な製造プロセスで増大させ
ることを目的とし、 基板に形成される一つの転送トランジスタと一つのキャ
パシタとから一つのセルが構成されるダイナミックＲＡ
Ｍの該キャパシタの製造方法であって、基板上に形成し
た蓄積電極の表面に陽極酸化法により多数の微小孔を形
成し、次いで該蓄積電極表面に誘電体膜を介して対向電
極を積層するように構成する。
パシタの製造方法に関し、 キャパシタの蓄積容量を簡便な製造プロセスで増大させ
ることを目的とし、 基板に形成される一つの転送トランジスタと一つのキャ
パシタとから一つのセルが構成されるダイナミックＲＡ
Ｍの該キャパシタの製造方法であって、基板上に形成し
た蓄積電極の表面に陽極酸化法により多数の微小孔を形
成し、次いで該蓄積電極表面に誘電体膜を介して対向電
極を積層するように構成する。
［産業上の利用分野］
この発明はダイナミックＲＡＭ等の半導体装置内に形成
されるキャパシタの製造方法に関するものである。
されるキャパシタの製造方法に関するものである。
ダイナミックＲＡＭは転送トランジスタと蓄積容量とで
構成され、蓄積容量に電荷−を蓄えることにより情報を
記憶する。このため、情報を安定化させるためには蓄積
容量の値を大きく設定する必要がある。ところが、セル
の微細化を進めると蓄積容量部の平面積も縮小されるた
め、充分な蓄積容量を確保することがますます困誼とな
っている。
構成され、蓄積容量に電荷−を蓄えることにより情報を
記憶する。このため、情報を安定化させるためには蓄積
容量の値を大きく設定する必要がある。ところが、セル
の微細化を進めると蓄積容量部の平面積も縮小されるた
め、充分な蓄積容量を確保することがますます困誼とな
っている。
［従来の技術］
従来のダイナミックＲＡＭを構成するセルの一例を第２
図（ｅ）に従って説明すると、基板１上に形成された転
送トランジスタのソース２上にはビット線３が接続され
、ドレイン４上にはスタックドキャパシタ５が接続され
、そのビット線３とスタックドキャパシタ５との間にワ
ード線６が形成されている。スタックドキャパシタ５は
ポリＳｉで形成される蓄積電′ｌｆｆ１７の基端部が前
記ドレイン４に接続されるとともに、その先端部には多
数のフィン８が形成され、そのフィン８を覆うようにポ
リＳｉにて対向電極９が形成されている。また、各フィ
ン８の表面には５ｉＮＷＡにて成る誘電体膜１０が形成
されている。そして、このような構成によりスタックド
キャパシタ５はその蓄積電ｆ！７の平面積の増大を抑制
しながら表面積を増大させて所定の蓄積容量を確保して
いる。
図（ｅ）に従って説明すると、基板１上に形成された転
送トランジスタのソース２上にはビット線３が接続され
、ドレイン４上にはスタックドキャパシタ５が接続され
、そのビット線３とスタックドキャパシタ５との間にワ
ード線６が形成されている。スタックドキャパシタ５は
ポリＳｉで形成される蓄積電′ｌｆｆ１７の基端部が前
記ドレイン４に接続されるとともに、その先端部には多
数のフィン８が形成され、そのフィン８を覆うようにポ
リＳｉにて対向電極９が形成されている。また、各フィ
ン８の表面には５ｉＮＷＡにて成る誘電体膜１０が形成
されている。そして、このような構成によりスタックド
キャパシタ５はその蓄積電ｆ！７の平面積の増大を抑制
しながら表面積を増大させて所定の蓄積容量を確保して
いる。
次に、このキャパシタの製造方法を説明すると、第２図
（ａ）に示すようにまず転送トランジスタを形成した基
板１上に絶縁膜として５ｉＮＩＡを形成し、その上に５
ｉ０２Ｎｉｌｌ、ポリＳｉ膜１２及び５１０２ｇ１ｌを
形成し、この状態でドレイン４上部にコンタクトホール
１３を形成する０次いで、第２図（ｂ）に示すように基
板１上にポリ５ｉｌ１２を形成し、第２図（ｃ）に示す
ように５ｉ０２１１Ｒ１１及びポリ５ｉｌｌＡ１２を一
括してパターニングした後ＨＦ溶液によるエツチングで
５１０２膜１１を完全に除去することにより第２図（ｄ
）に示すよ−うに三層のフィン８を備えた蓄積を極７を
形成する。そして、減圧ＣＶＤ法により蓄積＠極７の表
面に誘電体膜１０を形成した後、蓄積ｆｆｉ［ｘ７をポ
リＳｉの対向電極９で覆うと第３図（ｅ）に示すスタッ
クドキャパシタ５が形成される。
（ａ）に示すようにまず転送トランジスタを形成した基
板１上に絶縁膜として５ｉＮＩＡを形成し、その上に５
ｉ０２Ｎｉｌｌ、ポリＳｉ膜１２及び５１０２ｇ１ｌを
形成し、この状態でドレイン４上部にコンタクトホール
１３を形成する０次いで、第２図（ｂ）に示すように基
板１上にポリ５ｉｌ１２を形成し、第２図（ｃ）に示す
ように５ｉ０２１１Ｒ１１及びポリ５ｉｌｌＡ１２を一
括してパターニングした後ＨＦ溶液によるエツチングで
５１０２膜１１を完全に除去することにより第２図（ｄ
）に示すよ−うに三層のフィン８を備えた蓄積を極７を
形成する。そして、減圧ＣＶＤ法により蓄積＠極７の表
面に誘電体膜１０を形成した後、蓄積ｆｆｉ［ｘ７をポ
リＳｉの対向電極９で覆うと第３図（ｅ）に示すスタッ
クドキャパシタ５が形成される。
［発明が解決しようとする課題］
ところが、上記のような製造方法では特にＨＦ溶液中で
５ｉ０２膜１１を除去してフィン８を備えた蓄積電極７
を形成する工程において、フィン８が折れなり曲がった
りすることがあり、充分な容量のキャパシタを安定して
形成することが囲器であり、このような不具合は蓄積容
量を増大させるためにフィン８を多層化するに従って発
生し易くなるという問題点がある。
５ｉ０２膜１１を除去してフィン８を備えた蓄積電極７
を形成する工程において、フィン８が折れなり曲がった
りすることがあり、充分な容量のキャパシタを安定して
形成することが囲器であり、このような不具合は蓄積容
量を増大させるためにフィン８を多層化するに従って発
生し易くなるという問題点がある。
この発明の目的は、高集積化された半導体装置において
その半導体装置内に形成されるキャパシタの蓄積容量を
簡便な製造プロセスで容易に増大させ得る製造方法を提
供するにある。
その半導体装置内に形成されるキャパシタの蓄積容量を
簡便な製造プロセスで容易に増大させ得る製造方法を提
供するにある。
［課題を解決するための手段］
上記目的は、基板上に形成した蓄積電極の表面に陽極酸
化法により多数の微小孔を形成し、次いで該蓄積電極表
面に誘電＃膜を介して対向電極をＭＭする製造方法によ
り達成される。
化法により多数の微小孔を形成し、次いで該蓄積電極表
面に誘電＃膜を介して対向電極をＭＭする製造方法によ
り達成される。
［作用］
蓄積電極の表面積は微小孔により大きく増大されるため
、その表面積の増大にともなって蓄積容量が増大される
。
、その表面積の増大にともなって蓄積容量が増大される
。
［実施例］
以下、この発明を具体化したキャパシタの製造方法の一
実施例を第１図に従って説明する。なお、前記従来例と
同一構成部分は同一番号を付して説明するとともに、ポ
リＳｉ膜及び誘電体膜の製造方法は従来方法と同一であ
る。
実施例を第１図に従って説明する。なお、前記従来例と
同一構成部分は同一番号を付して説明するとともに、ポ
リＳｉ膜及び誘電体膜の製造方法は従来方法と同一であ
る。
第１図（ａ）に示すように、従来と同様な方法で転送ト
ランジスタが形成された基板１にはその転送トランジス
タのドレイン４上を開口した絶縁１１１１４が形成され
、この状態で基板１上にはまず第−層ポリ５ｉ１５を形
成する０次いで、その第−層ポリ５ｉ１５を公知の陽極
酸化法により多孔質化する。すなわち、基板１を陽極に
接続した状態でＨＦ（フッ化水素酸）水溶液中で電気分
解すると、第１図（ｂ）に示すように第１層ポリ８１５
表面にはその径が数十〜数百オンゲストロムの無数の微
小孔１６が形成される。なお、微小孔１６の径が小さ過
ぎる場合には希フッ化水素酸と硝酸との混合溶液に基板
１を浸してエッチングすることによりその径を大きくす
ることができる。
ランジスタが形成された基板１にはその転送トランジス
タのドレイン４上を開口した絶縁１１１１４が形成され
、この状態で基板１上にはまず第−層ポリ５ｉ１５を形
成する０次いで、その第−層ポリ５ｉ１５を公知の陽極
酸化法により多孔質化する。すなわち、基板１を陽極に
接続した状態でＨＦ（フッ化水素酸）水溶液中で電気分
解すると、第１図（ｂ）に示すように第１層ポリ８１５
表面にはその径が数十〜数百オンゲストロムの無数の微
小孔１６が形成される。なお、微小孔１６の径が小さ過
ぎる場合には希フッ化水素酸と硝酸との混合溶液に基板
１を浸してエッチングすることによりその径を大きくす
ることができる。
次いで、第１図（Ｃ）に示すようにドレイン４１部の第
−層ポリ５ｉ１５を残すようにパターニングして蓄積電
極１７を形成し、さらに第１図（ｄ）に示すようにその
蓄積電極１７上に減圧ＣＶＤ法により５ｉＮＷＡにてな
る誘電体膜１８を形成する。
−層ポリ５ｉ１５を残すようにパターニングして蓄積電
極１７を形成し、さらに第１図（ｄ）に示すようにその
蓄積電極１７上に減圧ＣＶＤ法により５ｉＮＷＡにてな
る誘電体膜１８を形成する。
次いで、基板１上に減圧ＣＶＤ法により第二層ポリＳｉ
を形成してパターニングすることにより誘電体膜１８上
に対向電極１９を形成するとキャパシタが形成される。
を形成してパターニングすることにより誘電体膜１８上
に対向電極１９を形成するとキャパシタが形成される。
さて、上記のように形成されたキャパシタは蓄積電極１
７に形成された微小孔１６により同蓄積電極１７の表面
積が増大されるので、蓄積容量が大幅に増大される。す
なわち、この微小孔１６は第−層ポリ５ｉ１５の表面を
エツチングすることによりポリＳｉの結晶粒界に沿って
形成される凹凸に比べて遥かに微小で、表面積を大きく
増大させるものである。従って、上記製造方法によれば
比較的容易な工程で蓄積電極１７の表面積を多層のフィ
ン構造とすることなく増大させて大きな蓄積容量を得る
ことができるので、このようなキャパシタを備えた半導
体装置の歩留り及び信頼性を向上させることができる。
７に形成された微小孔１６により同蓄積電極１７の表面
積が増大されるので、蓄積容量が大幅に増大される。す
なわち、この微小孔１６は第−層ポリ５ｉ１５の表面を
エツチングすることによりポリＳｉの結晶粒界に沿って
形成される凹凸に比べて遥かに微小で、表面積を大きく
増大させるものである。従って、上記製造方法によれば
比較的容易な工程で蓄積電極１７の表面積を多層のフィ
ン構造とすることなく増大させて大きな蓄積容量を得る
ことができるので、このようなキャパシタを備えた半導
体装置の歩留り及び信頼性を向上させることができる。
［発明の効果］
以上詳述したように、この発明は高集積化された半導体
装置においてその半導体装置内に形成されるキャパシタ
の蓄積容量を簡便な製造プロセスで容易に増大させるこ
とができる優れた効果を発揮する４
装置においてその半導体装置内に形成されるキャパシタ
の蓄積容量を簡便な製造プロセスで容易に増大させるこ
とができる優れた効果を発揮する４
第１図（ａ）〜（ｅ）は本発明の実施例を示す工程図、
第２図（ａ）〜（ｅ 、）は従来例を示す工程図である
。 図中、 １は基板、 ６は微小孔、 ７は蓄積電極、 ８は誘電体膜、 ９は対向電極である。 （ａ） （ｂ） （ｃ） 第２図 従来例の工＠図 （ｄ）
。 図中、 １は基板、 ６は微小孔、 ７は蓄積電極、 ８は誘電体膜、 ９は対向電極である。 （ａ） （ｂ） （ｃ） 第２図 従来例の工＠図 （ｄ）
Claims (1)
- 【特許請求の範囲】 １、基板に形成される一つの転送トランジスタと一つの
キャパシタとから一つのセルが構成されるダイナミック
ＲＡＭの該キャパシタの製造方法であって、 基板上に形成した蓄積電極の表面に陽極酸化法により多
数の微小孔を形成し、次いで該蓄積電極表面に誘電体膜
を介して対向電極を積層したことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268371A JPH03129873A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268371A JPH03129873A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129873A true JPH03129873A (ja) | 1991-06-03 |
Family
ID=17457573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268371A Pending JPH03129873A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5445986A (en) * | 1993-09-03 | 1995-08-29 | Nec Corporation | Method of forming a roughened surface capacitor with two etching steps |
-
1989
- 1989-10-16 JP JP1268371A patent/JPH03129873A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5445986A (en) * | 1993-09-03 | 1995-08-29 | Nec Corporation | Method of forming a roughened surface capacitor with two etching steps |
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