JPH04207066A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04207066A JPH04207066A JP2340556A JP34055690A JPH04207066A JP H04207066 A JPH04207066 A JP H04207066A JP 2340556 A JP2340556 A JP 2340556A JP 34055690 A JP34055690 A JP 34055690A JP H04207066 A JPH04207066 A JP H04207066A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電極材料として多結晶シリコン膜を用いる
半導体装置の製造方法に関するものである。
半導体装置の製造方法に関するものである。
近年、ダイナミック・ランダムアクセス・メモリ（ＤＲ
ＡＭ）においては、多結晶シリコン膜を電荷蓄積電極に
用いるスタック型のメモリセル構造が採用されているか
、素子の高集積化が進むにつれて十分な蓄積容量を得る
ために電荷蓄積電極の表面積を増大させる様々な工夫が
なされている。
ＡＭ）においては、多結晶シリコン膜を電荷蓄積電極に
用いるスタック型のメモリセル構造が採用されているか
、素子の高集積化が進むにつれて十分な蓄積容量を得る
ために電荷蓄積電極の表面積を増大させる様々な工夫が
なされている。
この−例として、電荷蓄積電極となる多結晶シリコン膜
の堆積時に、この多結晶シリコン膜の堆積温度を制御す
ることにより、多結晶シリコン膜の表面に凹凸を形成し
て多結晶シリコン膜の表面積を増大させ、これにより、
蓄積容量を増大させた半導体装置がある（Ｈ，Ｗａｔａ
ｎａｂｅ、ｅｔ ａｌ、、ｓｙｍ、 。
の堆積時に、この多結晶シリコン膜の堆積温度を制御す
ることにより、多結晶シリコン膜の表面に凹凸を形成し
て多結晶シリコン膜の表面積を増大させ、これにより、
蓄積容量を増大させた半導体装置がある（Ｈ，Ｗａｔａ
ｎａｂｅ、ｅｔ ａｌ、、ｓｙｍ、 。
ｎ ＶＬＳＩ Ｔｅｃｈ、 （１９９０）ｐａｇｅ ８
７３） 。
７３） 。
このように形成した半導体装置の蓄積容量と、半導体装
置を構成する電荷蓄積電極となる多結晶シリコン膜の堆
積温度と、この多結晶シリコン膜の表面積との関係を第
３図に示す。
置を構成する電荷蓄積電極となる多結晶シリコン膜の堆
積温度と、この多結晶シリコン膜の表面積との関係を第
３図に示す。
しかしながら、このような従来の半導体装置の製造方法
では、第３図から明らかように、大きな蓄積容量を得る
ことのできる多結晶シリコン膜の堆積温度の範囲、すな
わち表面に凹凸を形成できる多結晶シリコン膜の堆積温
度の範囲か非常に限られた範囲であり、その形成プロセ
ス安定性に不安があるという問題があった。
では、第３図から明らかように、大きな蓄積容量を得る
ことのできる多結晶シリコン膜の堆積温度の範囲、すな
わち表面に凹凸を形成できる多結晶シリコン膜の堆積温
度の範囲か非常に限られた範囲であり、その形成プロセ
ス安定性に不安があるという問題があった。
一方、半導体装置の高集積化が進むにつれて、多結晶シ
リコン膜のコンタクト面積はより微細化し、この微細化
に伴って、コンタクト抵抗が増大している。特に素子構
造の３次元化に伴って、多結晶シリコン配線層または多
結晶シリコンプラグへのコンタクトが必要とされており
、多結晶シリコン膜のコンタクト抵抗を低減することが
必要である。
リコン膜のコンタクト面積はより微細化し、この微細化
に伴って、コンタクト抵抗が増大している。特に素子構
造の３次元化に伴って、多結晶シリコン配線層または多
結晶シリコンプラグへのコンタクトが必要とされており
、多結晶シリコン膜のコンタクト抵抗を低減することが
必要である。
この発明の目的は、上記問題点に鑑み、電極材料となる
多結晶シリコン膜の表面に安定して容易に凹凸を形成す
ることのできる半導体装置の製造方法を提供することで
ある。
多結晶シリコン膜の表面に安定して容易に凹凸を形成す
ることのできる半導体装置の製造方法を提供することで
ある。
請求項（１）記載の半導体装置の製造方法は、多結晶シ
リコン膜の表面を酸化することにより、多結晶シリコン
膜のクレイン境界部上にクレイン部上よりも膜厚の大き
い酸化珪素膜を形成した後、酸化珪素膜のエツチング速
度に対して多結晶シリコン膜のエツチング速度が十分に
大きくなるような異方性エツチング条件で、酸化珪素膜
および多結晶シリコン膜をエツチングすることによりク
レイン境界部上に形成した酸化珪素膜は残置させてクレ
イン部上に形成した酸化珪素膜およびクレイン部の上部
を除去する。そして、クレイン境界部上に残置させた酸
化珪素膜を特徴する 請求項（２）記載の半導体装置の製造方法は、多結晶シ
リコン膜の表面を酸化することにより、多結晶シリコン
膜のクレイン境界部上にクレイン部上よりも膜厚の大き
い酸化珪素膜を形成した後、多結晶シリコン膜のエツチ
ング速度に対して酸化珪素膜のエツチング速度が十分に
大きくなるようなエツチング条件で、酸化珪素膜をエツ
チングすることにより、酸化珪素膜を特徴する 請求項（３）記載の半導体装置の製造方法は請求項（１
）記載の半導体装置の製造方法において、多結晶シリコ
ン膜の表面を酸素プラズマを用いて酸化させることを特
徴とする 請求項（４）記載の半導体装置の製造方法は、請求項（
２）記載の半導体装置の製造方法において、多結晶シリ
コン膜の表面を酸素プラズマを用いて酸化させ、異方性
ドライエツチングにより酸化珪素膜を除去することを特
徴とする。
リコン膜の表面を酸化することにより、多結晶シリコン
膜のクレイン境界部上にクレイン部上よりも膜厚の大き
い酸化珪素膜を形成した後、酸化珪素膜のエツチング速
度に対して多結晶シリコン膜のエツチング速度が十分に
大きくなるような異方性エツチング条件で、酸化珪素膜
および多結晶シリコン膜をエツチングすることによりク
レイン境界部上に形成した酸化珪素膜は残置させてクレ
イン部上に形成した酸化珪素膜およびクレイン部の上部
を除去する。そして、クレイン境界部上に残置させた酸
化珪素膜を特徴する 請求項（２）記載の半導体装置の製造方法は、多結晶シ
リコン膜の表面を酸化することにより、多結晶シリコン
膜のクレイン境界部上にクレイン部上よりも膜厚の大き
い酸化珪素膜を形成した後、多結晶シリコン膜のエツチ
ング速度に対して酸化珪素膜のエツチング速度が十分に
大きくなるようなエツチング条件で、酸化珪素膜をエツ
チングすることにより、酸化珪素膜を特徴する 請求項（３）記載の半導体装置の製造方法は請求項（１
）記載の半導体装置の製造方法において、多結晶シリコ
ン膜の表面を酸素プラズマを用いて酸化させることを特
徴とする 請求項（４）記載の半導体装置の製造方法は、請求項（
２）記載の半導体装置の製造方法において、多結晶シリ
コン膜の表面を酸素プラズマを用いて酸化させ、異方性
ドライエツチングにより酸化珪素膜を除去することを特
徴とする。
請求項（１）記載の構成によれば、多結晶シリコン膜の
表面を酸化することにより、多結晶シリコン膜のクレイ
ン境界部上にクレイン部上よりも膜厚の大きい酸化珪素
膜を形成する。これは、多結晶シリコン膜の表面を酸化
した場合、特にクレイン境界部での酸化速度が大きいと
いう特性により形成できる。そして、酸化珪素膜のエツ
チング速度に対して多結晶シリコン膜のエツチング速度
が十分に大きくなるような異方性エツチング条件で、酸
化珪素膜および多結晶シリコン膜をエツチングする。こ
の際、クレイン境界部上に形成した酸化珪素膜は、クレ
イン部上に形成した酸化珪素膜よりも膜厚が大きいため
、クレイン部上に形成した酸化珪素膜をエツチング除去
した時点においても、クレイン境界部上に形成した酸化
珪素膜は残存している。したかって、それ以降、クレイ
ン境界部では、残存した酸化珪素膜がエツチングマスク
となり、多結晶シリコン膜はエツチングされないか、酸
化珪素膜が除去されたクレイン部では、急速に多結晶シ
リコン膜がエツチングされ、深くエツチングされること
により、多結晶シリコン膜の表面に容易に安定して凹凸
を形成することができる。
表面を酸化することにより、多結晶シリコン膜のクレイ
ン境界部上にクレイン部上よりも膜厚の大きい酸化珪素
膜を形成する。これは、多結晶シリコン膜の表面を酸化
した場合、特にクレイン境界部での酸化速度が大きいと
いう特性により形成できる。そして、酸化珪素膜のエツ
チング速度に対して多結晶シリコン膜のエツチング速度
が十分に大きくなるような異方性エツチング条件で、酸
化珪素膜および多結晶シリコン膜をエツチングする。こ
の際、クレイン境界部上に形成した酸化珪素膜は、クレ
イン部上に形成した酸化珪素膜よりも膜厚が大きいため
、クレイン部上に形成した酸化珪素膜をエツチング除去
した時点においても、クレイン境界部上に形成した酸化
珪素膜は残存している。したかって、それ以降、クレイ
ン境界部では、残存した酸化珪素膜がエツチングマスク
となり、多結晶シリコン膜はエツチングされないか、酸
化珪素膜が除去されたクレイン部では、急速に多結晶シ
リコン膜がエツチングされ、深くエツチングされること
により、多結晶シリコン膜の表面に容易に安定して凹凸
を形成することができる。
請求項（２）記載の構成によれば、多結晶シリコン膜の
表面を酸化することにより、多結晶シリコン膜のクレイ
ン境界部にクレイン部よりも膜厚の大きい酸化珪素膜を
形成する。これは、多結晶シリコン膜の表面を酸化した
場合、特にクレイン境界部での酸化速度が大きいという
特性により形成できる。そして、多結晶シリコン膜のエ
ツチング速度に対して酸化珪素膜のエツチング速度が十
分に大きくなるようなエツチング条件で、酸化珪素膜を
エツチングすることにより、酸化珪素膜を除去する。こ
の際、クレイン境界部上にはクレイン部上よりも膜厚の
大きな酸化珪素膜が形成されていたため、この酸化珪素
膜を除去することによりクレイン境界部は深く挾られた
形状となり、多結晶シリコン膜の表面に容易に安定して
凹凸を形成することかできる。
表面を酸化することにより、多結晶シリコン膜のクレイ
ン境界部にクレイン部よりも膜厚の大きい酸化珪素膜を
形成する。これは、多結晶シリコン膜の表面を酸化した
場合、特にクレイン境界部での酸化速度が大きいという
特性により形成できる。そして、多結晶シリコン膜のエ
ツチング速度に対して酸化珪素膜のエツチング速度が十
分に大きくなるようなエツチング条件で、酸化珪素膜を
エツチングすることにより、酸化珪素膜を除去する。こ
の際、クレイン境界部上にはクレイン部上よりも膜厚の
大きな酸化珪素膜が形成されていたため、この酸化珪素
膜を除去することによりクレイン境界部は深く挾られた
形状となり、多結晶シリコン膜の表面に容易に安定して
凹凸を形成することかできる。
この発明の一実施例を第１図（ａ）〜（ｄ）ないし第２
図（ａ）〜（Ｃ）に基づいて説明する。
図（ａ）〜（Ｃ）に基づいて説明する。
第１図（ａ）〜（ｄｌはこの発明の第１の実施例の半導
体装置の製造方法を示す工程順断面図である。
体装置の製造方法を示す工程順断面図である。
ｖＫ１図（ａｌに示すように、下地基板ｌ上に減圧ＣＶ
Ｄ法によりｎ＋型の多結晶シリコン膜２を堆積する。こ
の多結晶シリコン膜２はクレイン（結晶粒）部４および
クレイン境界部３からなる。
Ｄ法によりｎ＋型の多結晶シリコン膜２を堆積する。こ
の多結晶シリコン膜２はクレイン（結晶粒）部４および
クレイン境界部３からなる。
次に、第１図（ｂ）に示すように、多結晶シリコン膜２
の表面を酸素プラズマにさらし僅かに酸化することによ
り、多結晶シリコン膜２の表面に酸化珪素膜５を形成す
る。この際、多結晶シリコン膜２のクレイン部４とクレ
イン境界部３とでは、クレイン部４上よりもクレイン境
界部３上に厚い酸化珪素膜５が形成される。これは、ク
レイン部４よりもクレイン境界部３の方が酸化速度が大
きいことに起因する。
の表面を酸素プラズマにさらし僅かに酸化することによ
り、多結晶シリコン膜２の表面に酸化珪素膜５を形成す
る。この際、多結晶シリコン膜２のクレイン部４とクレ
イン境界部３とでは、クレイン部４上よりもクレイン境
界部３上に厚い酸化珪素膜５が形成される。これは、ク
レイン部４よりもクレイン境界部３の方が酸化速度が大
きいことに起因する。
次に、第１図（Ｃ１に示すように、異方性エツチングで
あるＨＢｒ（臭化水素）ガスを主としたプラズマを用い
た反応性イオンエツチングにより酸化珪素膜３および多
結晶シリコン膜２の一部分をエツチングする。
あるＨＢｒ（臭化水素）ガスを主としたプラズマを用い
た反応性イオンエツチングにより酸化珪素膜３および多
結晶シリコン膜２の一部分をエツチングする。
このエツチング条件では、酸化珪素膜５のエツチング速
度に対して、多結晶シリコン膜２のエツチング速度が十
分に大きい。また、多結晶シリコン膜２のクレイン境界
部３上には、クレイン部４上よりも膜厚の大きな酸化珪
素膜３が形成されている。したがって、多結晶シリコン
膜２のクレイン部４は、クレイン部４上に形成した酸化
珪素膜５がエツチング除去された時点から急激にエツチ
ングされるが、この時点においてもクレイン境界部３上
には酸化珪素膜４゛が残存しており、この残存した酸化
珪素膜４′がエツチングマスクとなり、多結晶シリコン
膜２のクレイン境界部３はエツチングされない。
度に対して、多結晶シリコン膜２のエツチング速度が十
分に大きい。また、多結晶シリコン膜２のクレイン境界
部３上には、クレイン部４上よりも膜厚の大きな酸化珪
素膜３が形成されている。したがって、多結晶シリコン
膜２のクレイン部４は、クレイン部４上に形成した酸化
珪素膜５がエツチング除去された時点から急激にエツチ
ングされるが、この時点においてもクレイン境界部３上
には酸化珪素膜４゛が残存しており、この残存した酸化
珪素膜４′がエツチングマスクとなり、多結晶シリコン
膜２のクレイン境界部３はエツチングされない。
その結果、多結晶シリコン膜２のブラッド部４の上部の
みを深くエツチング除去することができ（符号Ｘ部）、
これにより、多結晶シリコン膜２の表面は凹凸となる。
みを深くエツチング除去することができ（符号Ｘ部）、
これにより、多結晶シリコン膜２の表面は凹凸となる。
その後、第１図（ｄ）に示すように、多結晶シリコン膜
２を構成するブラッド境界部３上に残置させた酸化珪素
膜５を除去することにより、容易に安定して多結晶シリ
コン膜２の表面に多数の凹凸を形成する。
２を構成するブラッド境界部３上に残置させた酸化珪素
膜５を除去することにより、容易に安定して多結晶シリ
コン膜２の表面に多数の凹凸を形成する。
第２図ｆａｔ〜（Ｃ）はこの発明の第２の実施例の半導
体装置の製造方法を示す工程順断面図である。
体装置の製造方法を示す工程順断面図である。
第２図（ａ）に示すように、下地基板ｌ上に減圧ＣＶＤ
法によりｎ３型の多結晶シリコン膜２を堆積する。この
多結晶シリコン膜２はクレイン（結晶粒）部４およびク
レイン境界部３からなる。
法によりｎ３型の多結晶シリコン膜２を堆積する。この
多結晶シリコン膜２はクレイン（結晶粒）部４およびク
レイン境界部３からなる。
次に、第２図（ｂ）に示すように、多結晶シリコン膜２
の表面を酸素プラズマにさらし僅かに酸化することによ
り、多結晶シリコン膜２の表面に酸化珪素膜５を形成す
る。この際、多結晶シリコン膜２のクレイン部４とクレ
イン境界部３とでは、クレイン部３上よりもクレイン境
界部４上に厚い酸化珪素膜５が形成される。これは、ク
レイン部４よりもクレイン境界部３の方が酸化速度か大
きいことに起因する。
の表面を酸素プラズマにさらし僅かに酸化することによ
り、多結晶シリコン膜２の表面に酸化珪素膜５を形成す
る。この際、多結晶シリコン膜２のクレイン部４とクレ
イン境界部３とでは、クレイン部３上よりもクレイン境
界部４上に厚い酸化珪素膜５が形成される。これは、ク
レイン部４よりもクレイン境界部３の方が酸化速度か大
きいことに起因する。
次に、第２図（Ｃ）に示すように、ＣＨＦ、と０２との
混合ガスプラズマを用いた反応性イオンエツチングによ
り酸化珪素膜５をエツチング除去する。
混合ガスプラズマを用いた反応性イオンエツチングによ
り酸化珪素膜５をエツチング除去する。
このエツチング条件では、多結晶シリコン膜２のエツチ
ング速度に対して酸化珪素膜５のエツチング速度が十分
に大きい。したかって、酸化珪素膜５のみをエツチング
除去でき、多結晶シリコン膜２は殆どエツチングされる
ことがない。
ング速度に対して酸化珪素膜５のエツチング速度が十分
に大きい。したかって、酸化珪素膜５のみをエツチング
除去でき、多結晶シリコン膜２は殆どエツチングされる
ことがない。
その結果、酸化珪素膜５を除去することにより第２図（
Ｃ１に示すクレイン境界部３ａは、第２図（ａ）および
（ｂ）に示すクレイン境界部３に比較して深く挾られた
形状となり、これにより、多結晶シリコン膜２の凹凸が
大きくなり、表面積が増大する。
Ｃ１に示すクレイン境界部３ａは、第２図（ａ）および
（ｂ）に示すクレイン境界部３に比較して深く挾られた
形状となり、これにより、多結晶シリコン膜２の凹凸が
大きくなり、表面積が増大する。
以上、第１および第２の実施例によれば、多結晶シリコ
ン膜２の表面に多数の凹凸を容易に安定して形成するこ
とができ、多結晶シリコン膜２の表面積を増大させるこ
とができる。したかって、この半導体装置の製造方法を
スタック型のＤＲＡＭの電荷蓄積電極となる多結晶シリ
コン膜に適用すれば、表面積の大きな多結晶シリコン膜
を安定して得ることができ、蓄積容量を増大させること
ができる。また、多結晶シリコン膜に対して微細なコン
タクトを形成する際に、この半導体装置の製造方法を適
用すれば、多結晶シリコン膜のコンタクト部分の表面積
を容易に安定して増大させることかでき、これにより実
効的なコンタクト面積を増加させることができるため、
コンタクトの微細化によるコンタクト抵抗の増大を抑制
することができる。
ン膜２の表面に多数の凹凸を容易に安定して形成するこ
とができ、多結晶シリコン膜２の表面積を増大させるこ
とができる。したかって、この半導体装置の製造方法を
スタック型のＤＲＡＭの電荷蓄積電極となる多結晶シリ
コン膜に適用すれば、表面積の大きな多結晶シリコン膜
を安定して得ることができ、蓄積容量を増大させること
ができる。また、多結晶シリコン膜に対して微細なコン
タクトを形成する際に、この半導体装置の製造方法を適
用すれば、多結晶シリコン膜のコンタクト部分の表面積
を容易に安定して増大させることかでき、これにより実
効的なコンタクト面積を増加させることができるため、
コンタクトの微細化によるコンタクト抵抗の増大を抑制
することができる。
なお、第１の実施例では、多結晶シリコン膜２の表面に
対する酸化処理およびエツチング処理は１回のみである
が、この酸化処理およびエツチング処理を複数回繰り返
すことにより、さらに多結晶シリコン膜２の表面に大き
な凹凸を形成することができ、表面積を増大させること
かできる。
対する酸化処理およびエツチング処理は１回のみである
が、この酸化処理およびエツチング処理を複数回繰り返
すことにより、さらに多結晶シリコン膜２の表面に大き
な凹凸を形成することができ、表面積を増大させること
かできる。
また、第２の実施例では、酸化珪素膜５のエツチング条
件として、ＣＨＦ５ と０２との混合ガスプラズマを用
いたエツチングを行ったが、その他のフロン系のガスプ
ラズマを用いた高選択性エツチング条件またはＨＦ溶液
系の高選択性ウェットエツチング条件でエツチングを行
っても良い。
件として、ＣＨＦ５ と０２との混合ガスプラズマを用
いたエツチングを行ったが、その他のフロン系のガスプ
ラズマを用いた高選択性エツチング条件またはＨＦ溶液
系の高選択性ウェットエツチング条件でエツチングを行
っても良い。
また、不純物を含育した多結晶シリコン膜を酸化した場
合、クレイン境界部の酸化速度は、特に大きくなり、こ
れにより、さらに大きな凹凸を形成することができる。
合、クレイン境界部の酸化速度は、特に大きくなり、こ
れにより、さらに大きな凹凸を形成することができる。
この発明の半導体装置の製造方法によれば、従来のよう
に、多結晶シリコン膜の堆積温度を限られた範囲内で制
御することにより多結晶シリコン膜の表面に凹凸を形成
するのではなく、多結晶シリコン膜の表面を酸化して多
結晶シリコン膜のクレイン部およびクレイン境界部に異
なる膜厚の酸化珪素膜を形成した後、多結晶シリコン膜
と酸化珪素膜とのエツチング速度が異なるエツチング条
件で、酸化珪素膜および多結晶シリコン膜のクレイン部
の上部または酸化珪素膜をエツチング除去することによ
り、容易に安定して多結晶シリコン膜の表面に多数の凹
凸を形成する。
に、多結晶シリコン膜の堆積温度を限られた範囲内で制
御することにより多結晶シリコン膜の表面に凹凸を形成
するのではなく、多結晶シリコン膜の表面を酸化して多
結晶シリコン膜のクレイン部およびクレイン境界部に異
なる膜厚の酸化珪素膜を形成した後、多結晶シリコン膜
と酸化珪素膜とのエツチング速度が異なるエツチング条
件で、酸化珪素膜および多結晶シリコン膜のクレイン部
の上部または酸化珪素膜をエツチング除去することによ
り、容易に安定して多結晶シリコン膜の表面に多数の凹
凸を形成する。
その結果、この半導体装置の製造方法を例えばスタック
型のＤＲＡＭの電荷蓄積電極となる多結晶シリコン膜に
適用すれば、表面積の大きな多結晶シリコン膜を安定し
て得ることができ、蓄積容量を増大させることができる
。また、この半導体装置の製造方法を多結晶シリコン膜
に対して微細なコンタクトを形成する際に適用すれば、
多結晶シリコン膜のコンタクト部分の表面積を容易に安
定して増大させることができ、これにより実効的なコン
タクト面積を増加させることができるため、コンタクト
の微細化によるコンタクト抵抗の増大を抑制することが
できる。
型のＤＲＡＭの電荷蓄積電極となる多結晶シリコン膜に
適用すれば、表面積の大きな多結晶シリコン膜を安定し
て得ることができ、蓄積容量を増大させることができる
。また、この半導体装置の製造方法を多結晶シリコン膜
に対して微細なコンタクトを形成する際に適用すれば、
多結晶シリコン膜のコンタクト部分の表面積を容易に安
定して増大させることができ、これにより実効的なコン
タクト面積を増加させることができるため、コンタクト
の微細化によるコンタクト抵抗の増大を抑制することが
できる。
第１図（ａ）〜（ｄ）はこの発明の第１の実施例の半導
体装置の製造方法を示す工程順断面図、第２図（ａ）〜
ｆｃ）はこの発明の第２の実施例の半導体装置の製造方
法を示す工程順断面図、第３図は従来の半導体装置の製
造方法を適用した半導体装置の蓄積容量と、同半導体装
置を構成する電荷蓄積電極となる多結晶シリコン膜の堆
積温度と、この多結晶シリコン膜の表面積との関係を示
す図である。 ２・・・多結晶シリコン膜、３・・・クレイン境界部、
４・・・クレイン部、４′、５・・・酸化珪素膜第２図 第１１ （ｂ） （Ｃ） （ｄ） 図 「 ４′ 番−−］６ ・イ 第３図 惟ｎ温／ｌ （ｔ”） 手続補正書□ 平成 ３年 ３月１５日 平成２年特許願第３４０５５６号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 出願人 ４、代理人 ５、補正命令の日付 平成 ３年 ３月１２日（
１）明細書第２頁の第１４行目と第１５行目との間に、
［３，発明の詳細な説明」を挿入する。
体装置の製造方法を示す工程順断面図、第２図（ａ）〜
ｆｃ）はこの発明の第２の実施例の半導体装置の製造方
法を示す工程順断面図、第３図は従来の半導体装置の製
造方法を適用した半導体装置の蓄積容量と、同半導体装
置を構成する電荷蓄積電極となる多結晶シリコン膜の堆
積温度と、この多結晶シリコン膜の表面積との関係を示
す図である。 ２・・・多結晶シリコン膜、３・・・クレイン境界部、
４・・・クレイン部、４′、５・・・酸化珪素膜第２図 第１１ （ｂ） （Ｃ） （ｄ） 図 「 ４′ 番−−］６ ・イ 第３図 惟ｎ温／ｌ （ｔ”） 手続補正書□ 平成 ３年 ３月１５日 平成２年特許願第３４０５５６号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 出願人 ４、代理人 ５、補正命令の日付 平成 ３年 ３月１２日（
１）明細書第２頁の第１４行目と第１５行目との間に、
［３，発明の詳細な説明」を挿入する。
Claims (4)
- （１）多結晶シリコン膜の表面を酸化することにより、
前記多結晶シリコン膜のクレイン境界部上にクレイン部
上よりも膜厚の大きい酸化珪素膜を形成する工程と、 前記酸化珪素膜のエッチング速度に対して前記多結晶シ
リコン膜のエッチング速度が十分に大きくなるような異
方性エッチング条件で、前記酸化珪素膜および前記多結
晶シリコン膜をエッチングすることにより前記クレイン
境界部上に形成した酸化珪素膜は残置させて前記クレイ
ン部上に形成した酸化珪素膜および前記クレイン部の上
部を除去する工程と、前記クレイン境界部上に残置させ
た酸化珪素膜を除去する工程とを含む半導体装置の製造
方法。 - （２）多結晶シリコン膜の表面を酸化することにより、
前記多結晶シリコン膜のクレイン境界部上にクレイン部
上よりも膜厚の大きい酸化珪素膜を形成する工程と、 前記多結晶シリコン膜のエッチング速度に対して前記酸
化珪素膜のエッチング速度が十分に大きくなるようなエ
ッチング条件で、前記酸化珪素膜をエッチングすること
により、前記酸化珪素膜を除去する工程とを含む半導体
装置の製造方法。 - （３）前記多結晶シリコン膜の表面を酸素プラズマを用
いて酸化させることを特徴とする請求項（１）記載の半
導体装置の製造方法。 - （４）前記多結晶シリコン膜の表面を酸素プラズマを用
いて酸化させ、異方性ドライエッチングにより前記酸化
珪素膜を除去することを特徴とする請求項（２）記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340556A JPH04207066A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340556A JPH04207066A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207066A true JPH04207066A (ja) | 1992-07-29 |
Family
ID=18338124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340556A Pending JPH04207066A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207066A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198745A (ja) * | 1991-09-07 | 1993-08-06 | Samsung Electron Co Ltd | 半導体メモリ装置のキャパシタ及びその製造方法 |
| JPH06204402A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 半導体装置の製造方法 |
| JPH0774317A (ja) * | 1993-09-03 | 1995-03-17 | Nec Corp | 半導体装置の製造方法 |
| US5846870A (en) * | 1996-11-29 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Method of measuring a semiconductor device and a method of making a semiconductor device |
-
1990
- 1990-11-30 JP JP2340556A patent/JPH04207066A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198745A (ja) * | 1991-09-07 | 1993-08-06 | Samsung Electron Co Ltd | 半導体メモリ装置のキャパシタ及びその製造方法 |
| JPH06204402A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 半導体装置の製造方法 |
| JPH0774317A (ja) * | 1993-09-03 | 1995-03-17 | Nec Corp | 半導体装置の製造方法 |
| US5846870A (en) * | 1996-11-29 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Method of measuring a semiconductor device and a method of making a semiconductor device |
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