JPS59195859A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59195859A JPS59195859A JP6926183A JP6926183A JPS59195859A JP S59195859 A JPS59195859 A JP S59195859A JP 6926183 A JP6926183 A JP 6926183A JP 6926183 A JP6926183 A JP 6926183A JP S59195859 A JPS59195859 A JP S59195859A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、多結晶シリコンからなる下部電極−誘電体
絶縁膜層−上部電極構造のキヤ・ンシタを有する半導体
装置の製造方法に関するものである。
絶縁膜層−上部電極構造のキヤ・ンシタを有する半導体
装置の製造方法に関するものである。
（従来技術）
上記のようなキャパシタを有する従来の半導体装置の製
造方法全第１図を参照して説明する。
造方法全第１図を参照して説明する。
−まず、半導体基板１０表面に公知の技術によって選択
的に厚いフィールド酸化膜２を形成することにより、そ
の基板１上をフィールド領域（フィールド酸化膜２が形
成された部分）とアクティブ領域（ＭＯ８Ｆ′ＥＴを形
成する部分）とに分ける。
的に厚いフィールド酸化膜２を形成することにより、そ
の基板１上をフィールド領域（フィールド酸化膜２が形
成された部分）とアクティブ領域（ＭＯ８Ｆ′ＥＴを形
成する部分）とに分ける。
次に、アクティブ領域の基板１表面にダート酸化膜３を
成長させ、次いで多結晶シリコン（以下ポリシリコンと
いう）４を全面に成長させる。しかる後、オキシ塩化リ
ンなどの不純物５を公知の技術によりポリシリコン４番
こ拡散させる。（第１図（ａノ参照ン 続いて、写真飾刻法によってポリシリコン４をノ々ター
ニングすることにより、小さい容量を持つキャノｆシタ
の下部電極６と、大きい容量を持つキャパシタの下部電
極７全フイールド酸化膜２上にポリシリコン４によって
、またダート電極８をダート酸化Ｍ３上にポリシリコン
４によって形成する。その後、酸素雰囲気ｔこよって熱
酸化を施すことによシ、下部電極６，７上にそれぞれの
キャパシタの誘電体層９．１０ｉ形成する。この時、ダ
ート電極８上にも酸化膜（誘電体層）１１が形成される
（第１図（ｂ）参照）。
成長させ、次いで多結晶シリコン（以下ポリシリコンと
いう）４を全面に成長させる。しかる後、オキシ塩化リ
ンなどの不純物５を公知の技術によりポリシリコン４番
こ拡散させる。（第１図（ａノ参照ン 続いて、写真飾刻法によってポリシリコン４をノ々ター
ニングすることにより、小さい容量を持つキャノｆシタ
の下部電極６と、大きい容量を持つキャパシタの下部電
極７全フイールド酸化膜２上にポリシリコン４によって
、またダート電極８をダート酸化Ｍ３上にポリシリコン
４によって形成する。その後、酸素雰囲気ｔこよって熱
酸化を施すことによシ、下部電極６，７上にそれぞれの
キャパシタの誘電体層９．１０ｉ形成する。この時、ダ
ート電極８上にも酸化膜（誘電体層）１１が形成される
（第１図（ｂ）参照）。
次に、ポリシリコン１２を全面に成長させ、下部電極用
のポリシリコン４と同様に不純物１３を拡散させる（第
１図（ｅ）参照）。
のポリシリコン４と同様に不純物１３を拡散させる（第
１図（ｅ）参照）。
続いて、フォトリソ（写真飾刻法）によってポリシリコ
ン１２′に一パターニングすることｊこよシ、％−？ヤ
／＜？ シタの上部電極１４．１５ｉポリシリコン１２
によって形成する。ここで、上部電極１４：１５は、下
部電極６，７の上に、一部がフィールド酸化膜２上に位
置するようにずれて形成される。
ン１２′に一パターニングすることｊこよシ、％−？ヤ
／＜？ シタの上部電極１４．１５ｉポリシリコン１２
によって形成する。ここで、上部電極１４：１５は、下
部電極６，７の上に、一部がフィールド酸化膜２上に位
置するようにずれて形成される。
しかる後、上部電極１４．１５をエツチングの保護マス
クとして不必要な部分の誘電体層９．ｌＯおよび酸化膜
３，１１を除去する。その後、再び熱酸化を行い素子全
体の保護酸化膜１６を作る。
クとして不必要な部分の誘電体層９．ｌＯおよび酸化膜
３，１１を除去する。その後、再び熱酸化を行い素子全
体の保護酸化膜１６を作る。
次に、公知の技術によってＭＯＳＦＥＴ−の拡散領域１
７．１８−ｉアクティブ領域の半導体基板ｌに形成し、
その後リンシリカガラス（以下ＰＳＧという）１９を全
面に気相成長させる。そして、そのＰＳＧＩ ９および
保護酸化膜１６に各電極おＬび各拡散領域を取出すため
の開孔を施した後、小さい容量を持つキャパシタの上部
電極１４および下部電極６、大きい容量を持つキャパシ
タの上部電極１５および下部電極？、ＭＯＳＦＥＴのダ
ート電極８および拡散領域１７．１８ｅ配線するための
金属層（７′ＣとえばＡＡ）２０を形成する。（第１図
（Ｗ参照） 以上のような方法においては、小さい容量のキャノ９シ
タと大きい容量のキャパシタとで下部電極の材料が同じ
であシ、かつその下部電極に含まれる不純物も同じであ
るから、それらを酸化して得られるキヤ・９シタの誘電
体層９，１ｏも、小さい容’ｆｔ ノキャパシタと大き
い容量のキャパシタトチ膜厚が等しい。したがって、大
きい容量と小さい容量を同−千導体基板ｌ上に形成する
場合、大きい容量を持つキャパシタは、小さい容量を持
つキヤ・そシタよりも面積を大きくしなければならない
。
７．１８−ｉアクティブ領域の半導体基板ｌに形成し、
その後リンシリカガラス（以下ＰＳＧという）１９を全
面に気相成長させる。そして、そのＰＳＧＩ ９および
保護酸化膜１６に各電極おＬび各拡散領域を取出すため
の開孔を施した後、小さい容量を持つキャパシタの上部
電極１４および下部電極６、大きい容量を持つキャパシ
タの上部電極１５および下部電極？、ＭＯＳＦＥＴのダ
ート電極８および拡散領域１７．１８ｅ配線するための
金属層（７′ＣとえばＡＡ）２０を形成する。（第１図
（Ｗ参照） 以上のような方法においては、小さい容量のキャノ９シ
タと大きい容量のキャパシタとで下部電極の材料が同じ
であシ、かつその下部電極に含まれる不純物も同じであ
るから、それらを酸化して得られるキヤ・９シタの誘電
体層９，１ｏも、小さい容’ｆｔ ノキャパシタと大き
い容量のキャパシタトチ膜厚が等しい。したがって、大
きい容量と小さい容量を同−千導体基板ｌ上に形成する
場合、大きい容量を持つキャパシタは、小さい容量を持
つキヤ・そシタよりも面積を大きくしなければならない
。
よって、精度が得られないはがシか、これらキヤ（発明
の目的） この発明は上記の点に鑑みなされたもので、大きい容量
のキャパシタを小型にして、小さい容量のキャノｅシタ
とともに同一半導体基板上に形成することができる半導
体装置の製造方法全提供することを目的とする。
の目的） この発明は上記の点に鑑みなされたもので、大きい容量
のキャパシタを小型にして、小さい容量のキャノｅシタ
とともに同一半導体基板上に形成することができる半導
体装置の製造方法全提供することを目的とする。
（実施例）
以下この発明の実施例を図面を参照して説明する。
第２図はこの発明の第１の実施例を説明するための図で
ある。この図１こ示すように、第１の実施例では、まず
、半導体基板３１の表面に公知の技術によって選択的に
厚いフィールド酸化膜３２を形成することに、Ｃシ、そ
の基板３１上をフィールド領域（フィールド酸化膜３２
が形成されｆｃ部分）とアクティブ領域（ＭＯＳ ＦＥ
Ｔ ’ｅ影形成る部分）とに分ける。次に、アクティブ
領域の基板３１表面にダート酸化膜３３を成長させ、次
いで多結晶シリコン（以下ポリシリコンという）３４を
全面に成長させる。しかる後、ポリシリコン３４０大き
い容量を持つキャパシタの下部電極ができる部分を酸化
膜またはレジスト３５で覆う。そして、その状態で、ポ
リシリコン３４の小さい容量を持つキャパシタの下部電
極ができる部分に、オキシ塩化リンまたはリンイオンな
どの不純物３６を公知の技術によって拡散させる。（第
２図（ａ）参照）この時、不純物３６の量は、キャパシ
タ下部電極を酸化した時に、不純物が拡散されているキ
ャパシタの下部電極と、不純物が拡散されていない下部
電極とで誘電体層があらかじめ決められた割合で成長さ
れるように決定することが重要である。
ある。この図１こ示すように、第１の実施例では、まず
、半導体基板３１の表面に公知の技術によって選択的に
厚いフィールド酸化膜３２を形成することに、Ｃシ、そ
の基板３１上をフィールド領域（フィールド酸化膜３２
が形成されｆｃ部分）とアクティブ領域（ＭＯＳ ＦＥ
Ｔ ’ｅ影形成る部分）とに分ける。次に、アクティブ
領域の基板３１表面にダート酸化膜３３を成長させ、次
いで多結晶シリコン（以下ポリシリコンという）３４を
全面に成長させる。しかる後、ポリシリコン３４０大き
い容量を持つキャパシタの下部電極ができる部分を酸化
膜またはレジスト３５で覆う。そして、その状態で、ポ
リシリコン３４の小さい容量を持つキャパシタの下部電
極ができる部分に、オキシ塩化リンまたはリンイオンな
どの不純物３６を公知の技術によって拡散させる。（第
２図（ａ）参照）この時、不純物３６の量は、キャパシ
タ下部電極を酸化した時に、不純物が拡散されているキ
ャパシタの下部電極と、不純物が拡散されていない下部
電極とで誘電体層があらかじめ決められた割合で成長さ
れるように決定することが重要である。
この第１の実施例では、不純物が拡散されているキャパ
シタの下部電極の誘電体〜の膜厚が、拡散されていない
キャノＲシタの下部電極の誘電体層の膜厚の２倍になる
ようζこ第３図（不純物を拡散させていないポリシリコ
ンと拡散させたポリシリコンのシート抵抗に対する酸化
膜厚比を示す）より決定した。したがって、この時の不
純物が拡散された部分のポリシリコン３４（不純物が拡
散されているキャノぐシタの下部電極）のシート抵抗は
４５り、である。
シタの下部電極の誘電体〜の膜厚が、拡散されていない
キャノＲシタの下部電極の誘電体層の膜厚の２倍になる
ようζこ第３図（不純物を拡散させていないポリシリコ
ンと拡散させたポリシリコンのシート抵抗に対する酸化
膜厚比を示す）より決定した。したがって、この時の不
純物が拡散された部分のポリシリコン３４（不純物が拡
散されているキャノぐシタの下部電極）のシート抵抗は
４５り、である。
続いて、公知の技術によってポリシリコン３４をノ９タ
ーニングすることにより、小さい容量を持つキヤ・母シ
タの下部電極３７と、大きい容量を持りキャ／？シタの
下部電極３８をフィールド酸化膜３２上にポリシリコン
３４によって、またダート電極３９をｙ−ト酸化膜３３
上にポリシリコン３４によって形成する。その後、酸素
芥囲気によって熱酸化を施すことによシ、下部電極３７
．３８上にそれぞれのキャｉ４シタの誘電体層（誘電体
絶縁膜層）４０．４１を形成する。この時、小さい容量
を持つキヤ・々シタの誘電体層４０を膜厚１０００＾と
すれば、第３図より、大きい容量をもつキャパシタの誘
電体層４１は５００Ａとなる。また、この熱酸化時、ダ
ート電極３９上にも酸化膜（誘電体層）４２が形成され
る。（第２図（ｂ）参照）次に、大きい容量を持つキャ
ｉ４シタの下部電極３８に選択的にイオン注入技術によ
シ誘電体層４１を介して不純物を打込む。ここで、不純
物は、／ＪＳさい容量を持つキャパシタの下部電極３７
番こ含まれる不純物と同様の性質を持つ不純物、たとえ
ばリンイオンであシ、これが： Ｘ １０１６ｃｍ−”
・ｔｏｎｓ打込まれる。そして、それにより、大きい
容量を持つキャパシタの下部電極３８に導電性が持たせ
られる。
ーニングすることにより、小さい容量を持つキヤ・母シ
タの下部電極３７と、大きい容量を持りキャ／？シタの
下部電極３８をフィールド酸化膜３２上にポリシリコン
３４によって、またダート電極３９をｙ−ト酸化膜３３
上にポリシリコン３４によって形成する。その後、酸素
芥囲気によって熱酸化を施すことによシ、下部電極３７
．３８上にそれぞれのキャｉ４シタの誘電体層（誘電体
絶縁膜層）４０．４１を形成する。この時、小さい容量
を持つキヤ・々シタの誘電体層４０を膜厚１０００＾と
すれば、第３図より、大きい容量をもつキャパシタの誘
電体層４１は５００Ａとなる。また、この熱酸化時、ダ
ート電極３９上にも酸化膜（誘電体層）４２が形成され
る。（第２図（ｂ）参照）次に、大きい容量を持つキャ
ｉ４シタの下部電極３８に選択的にイオン注入技術によ
シ誘電体層４１を介して不純物を打込む。ここで、不純
物は、／ＪＳさい容量を持つキャパシタの下部電極３７
番こ含まれる不純物と同様の性質を持つ不純物、たとえ
ばリンイオンであシ、これが： Ｘ １０１６ｃｍ−”
・ｔｏｎｓ打込まれる。そして、それにより、大きい
容量を持つキャパシタの下部電極３８に導電性が持たせ
られる。
次に、ポリシリコン４３を全面に成長させ、これに、オ
キシ塩化リンなどの不純物４４を拡散させる（第２図（
Ｃ）参照）。
キシ塩化リンなどの不純物４４を拡散させる（第２図（
Ｃ）参照）。
そして、しかる後は従来技術と同様にして各キャノ＋シ
タの上部電極４５．４６の形成、不必要な部分の誘電体
層４０．４１および酸化膜３３．４２の除去、保護酸化
膜４７の形成、ＭＯＳ ＦＥＴの拡散領域４８，４９０
形成、ＰＳＧ５０の形成、コンタクト孔の形成、配線金
属５１の形成を行う（第２図（ｄ）参照）。
タの上部電極４５．４６の形成、不必要な部分の誘電体
層４０．４１および酸化膜３３．４２の除去、保護酸化
膜４７の形成、ＭＯＳ ＦＥＴの拡散領域４８，４９０
形成、ＰＳＧ５０の形成、コンタクト孔の形成、配線金
属５１の形成を行う（第２図（ｄ）参照）。
以上のように第１の実施例では、不純物を拡散させたポ
リシリコン下部電極と、不純物を拡散させないポリシリ
コン下部電極の酸化時の誘電体層の成長速度の違いを利
用して、大きい容量を持つキャパシタの下部電極３８上
に薄く誘電体層４１を形成するようにしたので、大きい
容量のキヤ・ぐシタを小型にして、小さい容量のキヤ、
ｅシタとともに同一半導体基板３１上に形成できる。し
たがって、容量精度が向上するとともに、キャパシタの
占有面積が少なくなシ、欠陥率の低下、ひいては素子の
歩留りの同上を図ることができる。
リシリコン下部電極と、不純物を拡散させないポリシリ
コン下部電極の酸化時の誘電体層の成長速度の違いを利
用して、大きい容量を持つキャパシタの下部電極３８上
に薄く誘電体層４１を形成するようにしたので、大きい
容量のキヤ・ぐシタを小型にして、小さい容量のキヤ、
ｅシタとともに同一半導体基板３１上に形成できる。し
たがって、容量精度が向上するとともに、キャパシタの
占有面積が少なくなシ、欠陥率の低下、ひいては素子の
歩留りの同上を図ることができる。
第４図はこの発明の第２の実施例を説明するための図で
ある。この図に示すように、第２の実施例では、まず、
半導体基板６１０表面に公知の技術によって選択的に厚
いフィールド酸化Ｊ摸６２＊形成することによシ、その
基板６１上をフィールド領域とアクティブ領域に分ける
。次に、アクティブ領域の基板６１表面にダート酸化膜
６３１ｃ成長させ、次いで多結晶シリコン（以下ポリシ
リコンという）６４を全面に成長させる。しかる後オキ
シ塩化リン′！！：たはリンイオンなどの不純物６５を
ポリシリコンロ４の全面に拡散させる。（第４図（ａ）
参照） 続いて、ポリシリコンロ４金・母ターニングすることに
より、小さい容量を持つキャｉ４シタの下部電極６６と
、大きい容量を持つキャノやシタの下部電極６７をフィ
ールド酸化膜６２上にポリシリコンロ４によって、また
ゲート電極６８をダート酸化Ｍ６３上にポリシリコンロ
４によって形成する。
ある。この図に示すように、第２の実施例では、まず、
半導体基板６１０表面に公知の技術によって選択的に厚
いフィールド酸化Ｊ摸６２＊形成することによシ、その
基板６１上をフィールド領域とアクティブ領域に分ける
。次に、アクティブ領域の基板６１表面にダート酸化膜
６３１ｃ成長させ、次いで多結晶シリコン（以下ポリシ
リコンという）６４を全面に成長させる。しかる後オキ
シ塩化リン′！！：たはリンイオンなどの不純物６５を
ポリシリコンロ４の全面に拡散させる。（第４図（ａ）
参照） 続いて、ポリシリコンロ４金・母ターニングすることに
より、小さい容量を持つキャｉ４シタの下部電極６６と
、大きい容量を持つキャノやシタの下部電極６７をフィ
ールド酸化膜６２上にポリシリコンロ４によって、また
ゲート電極６８をダート酸化Ｍ６３上にポリシリコンロ
４によって形成する。
その後、熱酸化処理を施すことにより、下部電極６６゜
６７上に誘電体層（酸化膜）６９．７０を形成する。こ
の時、ダート電極６８上にも酸化膜７１が形成される。
６７上に誘電体層（酸化膜）６９．７０を形成する。こ
の時、ダート電極６８上にも酸化膜７１が形成される。
なお、誘電体層６９，７０の膜厚は７００Ａとした。（
第４図（ｂ）参照）しかる後、小さい容量を持つキャノ
４シタの誘電体層６９上およびアクティブ領域の酸化膜
６３゜７１上をレジスト７２で覆った状態で酸化膜（誘
電体層）の選択的除去を行うことにより、大きい容量を
もつキヤ・ぐシタの下部電極６７上の誘電体層７０を除
去する（第４図（Ｃ）参照）。
第４図（ｂ）参照）しかる後、小さい容量を持つキャノ
４シタの誘電体層６９上およびアクティブ領域の酸化膜
６３゜７１上をレジスト７２で覆った状態で酸化膜（誘
電体層）の選択的除去を行うことにより、大きい容量を
もつキヤ・ぐシタの下部電極６７上の誘電体層７０を除
去する（第４図（Ｃ）参照）。
続いて、レジスト７２を除去した上で、再び酸化処理を
行う。この酸化処理により、大きい容量を持つキャノぐ
シタの下部電極６７上に、同キ′ヤパシタ用の薄い誘電
体層７３が形成される。この時、小さい容量を持つキャ
パシタの誘電体層６９は膜厚が若干増え、正規の厚さと
なる。（第４図（中参照） 次に、ポリシリコン７４を全面に成長させ、これに、不
純物６５と同様の性Ｘ−＋持つ不純物７５を拡散させる
（第４図（ｄ）参照）。
行う。この酸化処理により、大きい容量を持つキャノぐ
シタの下部電極６７上に、同キ′ヤパシタ用の薄い誘電
体層７３が形成される。この時、小さい容量を持つキャ
パシタの誘電体層６９は膜厚が若干増え、正規の厚さと
なる。（第４図（中参照） 次に、ポリシリコン７４を全面に成長させ、これに、不
純物６５と同様の性Ｘ−＋持つ不純物７５を拡散させる
（第４図（ｄ）参照）。
ぞして、しかる後は’７１ｆｆ １の実施例と同様にし
て各キャノソシタの上部電極７’６．７７の形成、不必
要な部分の誘電体層６９．７３および酸化膜６３゜７１
の除去、保護酸化膜７８の形成、ＭＯＳＦＥＴの拡散領
域７９’、８０の形成、ＰＳＧ８１の形成、コンタクト
孔の形成、配線金属８２の形成を行う（第４図（ｅ）参
照）。
て各キャノソシタの上部電極７’６．７７の形成、不必
要な部分の誘電体層６９．７３および酸化膜６３゜７１
の除去、保護酸化膜７８の形成、ＭＯＳＦＥＴの拡散領
域７９’、８０の形成、ＰＳＧ８１の形成、コンタクト
孔の形成、配線金属８２の形成を行う（第４図（ｅ）参
照）。
この第２の実施例においても、大きい容量を持つキャパ
シタの誘電体層は薄く形成される。したがって、第１の
実施例と同様に大きい容量のキヤ・ぐシタを小型に形成
でき、容量精度が向上するなどの効果を得ることができ
る。
シタの誘電体層は薄く形成される。したがって、第１の
実施例と同様に大きい容量のキヤ・ぐシタを小型に形成
でき、容量精度が向上するなどの効果を得ることができ
る。
（発明の効果）
以上詳述したようにこの発明の方法では、複数の下部電
極上に厚さを変えて誘電体絶縁展層を形成するようにし
たので、誘電体絶縁膜層が厚い容量の小さいキヤｉｊシ
タと同様に小型にして、容量の大きいキャパシタを形成
することができる。したがって、容量精度が同上すると
ともに、キャパシタの占有面積が少なくなシ、欠陥率の
低下、ひいては素子の歩留りの向上を達成できる。
極上に厚さを変えて誘電体絶縁展層を形成するようにし
たので、誘電体絶縁膜層が厚い容量の小さいキヤｉｊシ
タと同様に小型にして、容量の大きいキャパシタを形成
することができる。したがって、容量精度が同上すると
ともに、キャパシタの占有面積が少なくなシ、欠陥率の
低下、ひいては素子の歩留りの向上を達成できる。
第１図は従来の半導体装置の製造方法を説明するための
断面図、第２図はこの発明の半導体装置の製造方法の第
１の実施例全説明するための断面図、第３図は不純物を
拡散させていないポリシリコンと拡散させたポリシリコ
ンのシート抵抗に対する酸化膜厚比を示す特性図、第４
図はこの発明の第２の実施例を説明するための断面図で
ある。 ３４ ’ｔ ６４・・・多結晶シリコン、３５・・・酸
化膜またはレノスト、３６．６５・・・不純物、３７，
３８゜６６．６７・・・下部電極、４０，４１，６９，
７０゜７３・・・誘電体層、７２・・レジスト、４５．
４６ 。 ７６．７７・・・上部電極。 特許出願人 沖電気工業株式会社
断面図、第２図はこの発明の半導体装置の製造方法の第
１の実施例全説明するための断面図、第３図は不純物を
拡散させていないポリシリコンと拡散させたポリシリコ
ンのシート抵抗に対する酸化膜厚比を示す特性図、第４
図はこの発明の第２の実施例を説明するための断面図で
ある。 ３４ ’ｔ ６４・・・多結晶シリコン、３５・・・酸
化膜またはレノスト、３６．６５・・・不純物、３７，
３８゜６６．６７・・・下部電極、４０，４１，６９，
７０゜７３・・・誘電体層、７２・・レジスト、４５．
４６ 。 ７６．７７・・・上部電極。 特許出願人 沖電気工業株式会社
Claims (3)
- （１）多結晶シリコンからなる複数の下部電極を形成す
る工程と、その複数の下部電極上に厚い誘電体絶縁膜層
と薄い誘電体絶縁膜層とを選択的に形成する工程と、そ
の誘電体絶縁膜層を挾んで前記各下部電極上に上部電極
を形成する工程とからなる半導体装置の製造方法。 - （２）厚い誘電体絶縁膜層と薄い誘電体絶縁膜層を形成
する工程は、下部電極の多結晶シリコンに選択的に不純
物を拡散し、その後酸化することにより、異なる膜厚の
誘電体絶縁膜層を得ることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - （３）厚い誘電体絶縁膜層と薄い誘電体絶縁膜層を形成
する工程は、下部電極の多結晶シリコンに均一に酸化膜
を成長後、選択的にその酸化膜を除去し、再度酸化する
ことによシ異なる膜厚の誘電体絶縁膜層を得ることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6926183A JPS59195859A (ja) | 1983-04-21 | 1983-04-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6926183A JPS59195859A (ja) | 1983-04-21 | 1983-04-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59195859A true JPS59195859A (ja) | 1984-11-07 |
Family
ID=13397584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6926183A Pending JPS59195859A (ja) | 1983-04-21 | 1983-04-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195859A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0183623A2 (en) * | 1984-11-28 | 1986-06-04 | Fairchild Semiconductor Corporation | Precision high-value MOS capacitors |
| JPS61220451A (ja) * | 1985-03-27 | 1986-09-30 | Toshiba Corp | 半導体装置の製造方法 |
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
| CN108091694A (zh) * | 2016-11-14 | 2018-05-29 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
-
1983
- 1983-04-21 JP JP6926183A patent/JPS59195859A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0183623A2 (en) * | 1984-11-28 | 1986-06-04 | Fairchild Semiconductor Corporation | Precision high-value MOS capacitors |
| JPS61220451A (ja) * | 1985-03-27 | 1986-09-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0329293B2 (ja) * | 1985-03-27 | 1991-04-23 | Tokyo Shibaura Electric Co | |
| US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
| CN108091694A (zh) * | 2016-11-14 | 2018-05-29 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
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