JPS59964A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59964A JPS59964A JP10976982A JP10976982A JPS59964A JP S59964 A JPS59964 A JP S59964A JP 10976982 A JP10976982 A JP 10976982A JP 10976982 A JP10976982 A JP 10976982A JP S59964 A JPS59964 A JP S59964A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、高精度のＰ−）長を簡単な方法で得ること
ができ、しかも製造工程の大幅な簡略化を期することが
できるＭＯ８型半導体装置の製造方法に関する。
ができ、しかも製造工程の大幅な簡略化を期することが
できるＭＯ８型半導体装置の製造方法に関する。
従来のＭＯ８型半導体装置は第１図の断面図に示。
すよ°うに構成されている。この第１図で１はシリコン
基板、２は素子分離酸化膜、３はＰ−）酸化膜、４は不
純物を拡散した多結晶シリコン層によるＰ−）電極、５
はレジストパターン、７はソース・ドレイン領域である
。
基板、２は素子分離酸化膜、３はＰ−）酸化膜、４は不
純物を拡散した多結晶シリコン層によるＰ−）電極、５
はレジストパターン、７はソース・ドレイン領域である
。
次に、この第１図によシ従来のＭＯ８型半導体装置の製
造方法について説明する。第１図（ａ）ではシリコン基
板１上に素子分離酸化膜２を形成後、ダート酸化膜３を
形成する。その後不純物を含む多結晶シリコン層４を生
成し、写真蝕刻法によシレソストパターン５を形成する
。
造方法について説明する。第１図（ａ）ではシリコン基
板１上に素子分離酸化膜２を形成後、ダート酸化膜３を
形成する。その後不純物を含む多結晶シリコン層４を生
成し、写真蝕刻法によシレソストパターン５を形成する
。
次いで、第１図（ｂ）に示すように、エツチングによシ
レソストパターン５によシおおわれた部分以外の多結晶
シリコン層を除去し、その後第１図（ｅ）のように熱拡
散法、イオン注入法によりソース・ドレイン領域７を形
成すると、ＭＯ８型半導体装置が形成される。
レソストパターン５によシおおわれた部分以外の多結晶
シリコン層を除去し、その後第１図（ｅ）のように熱拡
散法、イオン注入法によりソース・ドレイン領域７を形
成すると、ＭＯ８型半導体装置が形成される。
従来のＭＯ８型半導体装置の製造方法ではダート電極と
なる不純物拡散、Ｐ−）電極形成、ソース・ドレイン領
域形成は別の工程で形成され、さらに、ｒ−ト長精度は
多結晶シリコン層のエツチングに大きく依存し、また、
Ｐ−）電極形成、電極中への不純物拡散、ソース・ドレ
イン領域形成は別の工程で形成される。このため、ゲー
ト長精度はレジストパターン精度とエツチング精度の二
つの要因に支配される欠点があった。
なる不純物拡散、Ｐ−）電極形成、ソース・ドレイン領
域形成は別の工程で形成され、さらに、ｒ−ト長精度は
多結晶シリコン層のエツチングに大きく依存し、また、
Ｐ−）電極形成、電極中への不純物拡散、ソース・ドレ
イン領域形成は別の工程で形成される。このため、ゲー
ト長精度はレジストパターン精度とエツチング精度の二
つの要因に支配される欠点があった。
この発明は、上記従来の欠点を除去するためになされた
もので、エツチングによるゲート長精度の低下を防止す
るとともに製造工程の大幅な簡略化を期することのでき
る半導体装置の製造方法を提供することを目的とする。
もので、エツチングによるゲート長精度の低下を防止す
るとともに製造工程の大幅な簡略化を期することのでき
る半導体装置の製造方法を提供することを目的とする。
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｅ）はその一実施例の製造工程図であシ、この第２図（
ＩＬ）〜第２図（ｅ）において、第１図（ＩＬ）〜第１
図（ｅ）と同一部分には同一符号を付して述べることに
する。
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｅ）はその一実施例の製造工程図であシ、この第２図（
ＩＬ）〜第２図（ｅ）において、第１図（ＩＬ）〜第１
図（ｅ）と同一部分には同一符号を付して述べることに
する。
この第２図（ａ）〜第２図（ｄ）において、１はシリコ
ン基板、２は素子分離酸化膜、３はＰ−）酸化膜、４は
多結晶シリコンによるグー）電極、５はレソストパタ−
ｙ、７．８はソース・ドレイン領域、９はイオン注入に
おける不純物分布を示す。
ン基板、２は素子分離酸化膜、３はＰ−）酸化膜、４は
多結晶シリコンによるグー）電極、５はレソストパタ−
ｙ、７．８はソース・ドレイン領域、９はイオン注入に
おける不純物分布を示す。
まず、第２図（ａ）において、通常の選択酸化法によシ
素子分離酸化膜２をシリコン基板１上に形成する。次い
で、Ｐ−）酸化膜３の′形成後、多結晶シリコン層４を
生成する。
素子分離酸化膜２をシリコン基板１上に形成する。次い
で、Ｐ−）酸化膜３の′形成後、多結晶シリコン層４を
生成する。
この多結晶シリコン層４のＰ−）電極部に第２図（ｂ）
に示すように、レジストパターン５を形成しイオン注入
法で不純物イオンＡを注入する。
に示すように、レジストパターン５を形成しイオン注入
法で不純物イオンＡを注入する。
この場合、不純物イオンＡはＰ−）電極４となる多結晶
シリコン層の表面のみに注入され、他の多結晶シリコン
層４は全面に注入さ九、ソース・ドレイン領域８は多結
晶シリコン層とケ゛−ト酸化膜３の層をつきぬけて注入
される。このように不純物イオンを注入することにより
、第２図（ｅ）に示すように不純物が分布する。
シリコン層の表面のみに注入され、他の多結晶シリコン
層４は全面に注入さ九、ソース・ドレイン領域８は多結
晶シリコン層とケ゛−ト酸化膜３の層をつきぬけて注入
される。このように不純物イオンを注入することにより
、第２図（ｅ）に示すように不純物が分布する。
その後、第２図（＆）に示すようにレジストパターン５
を除去して酸化を行うと、多結晶シリコン中の不純物濃
度差により、Ｐ−）電極４０部分とその他の部分の酸化
速度が異るため、多結晶シリコ ゛−ン層はＰ−ト電極
４の部分のみを残して酸化膜となる。同時に多結晶シリ
コン中への不純物拡散、ソース・ドレイン領域７の形成
も行われる。
を除去して酸化を行うと、多結晶シリコン中の不純物濃
度差により、Ｐ−）電極４０部分とその他の部分の酸化
速度が異るため、多結晶シリコ ゛−ン層はＰ−ト電極
４の部分のみを残して酸化膜となる。同時に多結晶シリ
コン中への不純物拡散、ソース・ドレイン領域７の形成
も行われる。
その後酸化膜層を除去すると第２図（ｅ）のようになる
。
。
なお、第２図（ｅ）に示す半導体装置は第３図に示すよ
うに、ソース・ドレイン領域７のコンタクト部１０をＰ
−）電極４の上面よシ形成してもよい。
うに、ソース・ドレイン領域７のコンタクト部１０をＰ
−）電極４の上面よシ形成してもよい。
以上説明したように第１の実施例では、ｆ−）良精度は
エツチング精度を酸化による形成精度におきかえること
でレゾストパターン精度のみに依存するから精度よく制
御できるという利点があシ、また、ｆ−）電極４の形成
、ゲート電極４への不純物拡散、ソース・ドレイン領域
７の形成を同時に行えるから、工程の簡略化という利点
がある。
エツチング精度を酸化による形成精度におきかえること
でレゾストパターン精度のみに依存するから精度よく制
御できるという利点があシ、また、ｆ−）電極４の形成
、ゲート電極４への不純物拡散、ソース・ドレイン領域
７の形成を同時に行えるから、工程の簡略化という利点
がある。
以上のように、この発明の半導体装置の製造方法によれ
ば、多結晶シリコン層のゲート電極部の一部を残して不
純物イオン注入を行い拡散、酸化を行うようにしたので
、高精度でＰ−）長制御が゛できる利点があり、また、
同時にＰ−）電極への。
ば、多結晶シリコン層のゲート電極部の一部を残して不
純物イオン注入を行い拡散、酸化を行うようにしたので
、高精度でＰ−）長制御が゛できる利点があり、また、
同時にＰ−）電極への。
不純°物拡散、ソース・ドレイン領域形成も行うので、
工程を簡略化できる利点もある。これにともない高集積
ＭＯ８型半導体装置の製造方法に利用することができる
。
工程を簡略化できる利点もある。これにともない高集積
ＭＯ８型半導体装置の製造方法に利用することができる
。
第１図（ａ）ないし第１図（ｅ）は従来のＭＯ８型半導
体装置の製造工程を示す図、第２図（ａ）ないし第２図
（ｅ）はこの発明の半導体装置の製造方法の一実施例の
工程を示す図、第３図はこの発明の半導体装置の製造方
法の他の実施例によシ得られた半導体装置の断面図であ
る。 １・・・シリコン基板、２・・・素子分離酸化膜、３・
・・Ｐ−）酸化膜、４・・・Ｐ−）電極、５・・・レジ
ストパターン、７，８・・・ソース・ドレイン領域、９
・・・不純物分布、１０・・・コンタクト部。 特許出願人 沖電気工業株式会社
体装置の製造工程を示す図、第２図（ａ）ないし第２図
（ｅ）はこの発明の半導体装置の製造方法の一実施例の
工程を示す図、第３図はこの発明の半導体装置の製造方
法の他の実施例によシ得られた半導体装置の断面図であ
る。 １・・・シリコン基板、２・・・素子分離酸化膜、３・
・・Ｐ−）酸化膜、４・・・Ｐ−）電極、５・・・レジ
ストパターン、７，８・・・ソース・ドレイン領域、９
・・・不純物分布、１０・・・コンタクト部。 特許出願人 沖電気工業株式会社
Claims (1)
- シリコン基板上に形成した多結晶シリコン層上において
ダート電極となる部分にレジストパターンを形成する工
程と、このレジストパターンをマスクとして不純物イオ
ンを上記Ｐ−）電極の一部に注入するとともにこのｆ−
）電極以外の上記多結晶シリコン層およびソース・ドレ
イン領域に注入する工程と、この不純物イオンの注入後
上記レジストパターンを除去して上記多結晶シリコン層
中の不純物濃度を利用して選択酸化を行って上記ケ゛−
ト電極中の不純物拡散とソース・ドレイン領域およびＰ
−）電極を同時に形成する工程とよシなる半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10976982A JPS59964A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10976982A JPS59964A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59964A true JPS59964A (ja) | 1984-01-06 |
Family
ID=14518757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10976982A Pending JPS59964A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59964A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340375A (ja) * | 1986-04-23 | 1988-02-20 | Nec Corp | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JP2016071619A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社エス・イー・エイ | 水中音響観測装置 |
-
1982
- 1982-06-28 JP JP10976982A patent/JPS59964A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340375A (ja) * | 1986-04-23 | 1988-02-20 | Nec Corp | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JP2016071619A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社エス・イー・エイ | 水中音響観測装置 |
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