JPH0774320A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0774320A
JPH0774320A JP5237271A JP23727193A JPH0774320A JP H0774320 A JPH0774320 A JP H0774320A JP 5237271 A JP5237271 A JP 5237271A JP 23727193 A JP23727193 A JP 23727193A JP H0774320 A JPH0774320 A JP H0774320A
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oxide film
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Abstract

(57)【要約】 【目的】 平面面積に対して極めて大きな表面積の凹溝
を容易に形成でき、これにより上下電極の対向面積を増
大して容量値の大きなキャパシタを形成可能とする。 【構成】 第１多結晶シリコン膜３の表面にシリコン酸
化膜４を形成し、このシリコン酸化膜４上に不純物を含
む第２多結晶シリコン膜５を形成し、この第２多結晶シ
リコン膜５の結晶粒界を熱リン酸により選択的にエッチ
ングしてシリコン結晶粒５ａを形成する。形成されたシ
リコン結晶粒５ａをマスクとしてシリコン酸化膜４をエ
ッチングし、かつエッチングされたシリコン酸化膜４を
マスクとして第１多結晶シリコン膜３を異方性エッチン
グしてその表面に微細幅で微細間隔の凹溝３ａを形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体装置の表面に微細な凹凸を形成する方
法、及びこの方法を用いて高容量のキャパシタを形成す
る方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化にともなって素
子寸法の微細化が進んでおり、ＤＲＡＭのメモリセルに
おいても素子の微細化が進められている。このＤＲＡＭ
メモリセルの微細化を図るためには、メモリセルの平面
面積の多くを占めるキャパシタの占有面積の縮小が有効
である。しかしながら、一方でキャパシタには所定の容
量値が要求されるため、単にキャシタの占有面積を縮小
することは適切ではない。そこで、限られた平面占有面
積で必要な容量値を得るために、スタック構成のキャパ
シタの下部電極としてのシリコン膜の表面に微細な半球
状グレインの凹凸を形成することで実効的な表面積を増
やす方法を、先に本発明者が提案している。例えば、特
願平２−３２７０６９号。
【０００３】しかしながら、この方法では形成されるグ
レインサイズの制御が難しく、所望のグレインサイズを
容易に得るためには未だに改良の余地がある。また、グ
レインにより表面積が増大される効果は得られるもの
の、平坦な表面をもつ下部電極に比べると２倍程度の面
積増加であり、更に面積増加を行うことが望まれる。ま
た、半球状グレインを形成するためには清浄なシリコン
表面を必要とし、かつその処理装置内の雰囲気もシリコ
ン表面が酸化されない清浄な雰囲気である必要があり、
この点も改良の余地がある。なお、特開平３−１３９８
８２号公報では、高融点金属シリサイド上に高リン濃度
のポリシリコン膜を形成し、これを加熱したリン酸液で
エッチングし、多結晶シリコン膜の表面に凹凸を形成す
る方法が示されているが、この方法でも前記した方法と
同様に大きな面積増加を期待することは困難である。
【０００４】これに対し、下部電極の表面に形成された
半球状グレインをマスクとして、下部電極を異方性エッ
チングして深い凹溝を形成し、この凹溝により表面積を
大幅に増大させる方法が提案されている。例えば、第４
３回半導体集積回路技術シンポジウム予稿集 Ｐ１２６
〜Ｐ１３１。この方法を図４に示す。先ず、図４（ａ）
のように、シリコン基板１０１上に素子分離シリコン酸
化膜１０２、シリコン窒化膜１０３、シリコン酸化膜１
０４を順次形成し、層間絶縁膜とする。そして、この層
間絶縁膜にコンタクト用ホール１０５を開口し、このコ
ンタクト用ホール１０５を含む前記層間絶縁膜上にキャ
パシタの下部電極として、ＣＶＤ法により多結晶シリコ
ン膜１０６を厚さ４００ｎｍに堆積する。その後、多結
晶シリコン膜１０６に拡散によってリンを導入する。更
に、ＣＶＤ法によりシリコン酸化膜１０７を例えば厚さ
２０ｎｍ堆積した後、リソグラフィ技術とエッチング技
術を用いてシリコン酸化膜１０７と多結晶シリコン膜１
０６を所望の形状にパターニングする。その後、図４
（ｂ）のように、前記シリコン酸化膜１０７の表面に１
０ｎｍ〜５０ｎｍのシリコンの半球状グレイン１０８を
ＣＶＤ法によって形成する。
【０００５】次に、図４（ｃ）のように、半球状グレイ
ン１０８をマスクにドライエッチングによってシリコン
酸化膜１０７をエッチングして半球状グレイン１０８の
パターンを転写し、更にこのシリコン酸化膜１０７をマ
スクにドライエッチングによって多結晶シリコン膜１０
６を異方性エッチングし、多結晶シリコン膜１０６の表
面に凹溝１０６ａを形成する。このとき、前記シリコン
酸化膜１０４の表面も多少エッチングされる。しかる上
で、図４（ｄ）のように、弗酸によってシリコン酸化膜
１０７とシリコン酸化膜１０４を同時にエッチングし、
全面に誘電体膜１０９を形成して前記凹溝１０６ａの内
面にも誘電体膜１０９を形成した後、凹溝１０６ａを含
む表面に不純物を導入した多結晶シリコン膜１１０を形
成して上部電極とする。この多結晶シリコン膜１１０は
リソグラフィ技術とエッチング技術を用いて、所望の形
状に加工し、これによりキャパシタ素子が完成される。
【０００６】
【発明が解決しようとする課題】この方法では、下部電
極としての多結晶シリコン膜１０６に微細な凹溝１０６
ａを形成して面積の増加を図っているため、平面面積に
対し５〜７倍の表面積を得ることが可能ではあるが、そ
の製造工程ではＣＶＤ法により半球状グレイン１０８を
形成することが必要とされているため、清浄なシリコン
表面を必要とし、かつその処理装置内の雰囲気もシリコ
ン表面が酸化されない清浄な雰囲気である必要があると
いう問題は解消されていない。本発明の目的は、平面面
積に対して極めて大きな表面積の凹溝を容易に形成する
ことを可能にした半導体装置の製造方法を提供すること
にある。また、本発明の他の目的は、平面面積に対して
上下電極の対向面積を増大して容量値の大きなキャパシ
タを備える半導体装置の製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明は、下地膜の表面
に不純物を含む多結晶シリコン膜を形成し、この多結晶
シリコン膜の結晶粒界を熱リン酸により選択的にエッチ
ングしてシリコン結晶粒を形成し、形成されたシリコン
結晶粒をマスクとして下地膜を異方性エッチングして下
地膜の表面に凹溝を形成する工程を含んでいる。また、
下地膜の表面にシリコン酸化膜を形成し、このシリコン
酸化膜上に不純物を含む多結晶シリコン膜を形成し、こ
の多結晶シリコン膜の結晶粒界を熱リン酸により選択的
にエッチングしてシリコン結晶粒を形成し、形成された
シリコン結晶粒をマスクとして前記シリコン酸化膜をエ
ッチングし、かつエッチングされたシリコン酸化膜をマ
スクとして下地膜を異方性エッチングして下地膜の表面
に凹溝を形成する工程を含んでいる。なお、多結晶シリ
コン膜をリン酸を含む高温溶液または蒸気に晒して結晶
粒界のエッチングを行なう。また、アモルファスシリコ
ン膜を結晶化させた多結晶シリコン膜を用いてもよい。
更に、本発明は、半導体装置のスタックトキャパシタの
製造に際し、半導体装置に形成された下部電極の表面に
シリコン酸化膜を形成し、この酸化シリコン膜上に不純
物を含む多結晶シリコン膜を形成し、この多結晶シリコ
ン膜をリン酸を含む溶液または蒸気にさらし、結晶粒界
を選択的にエッチングしてシリコン結晶粒を形成し、こ
のシリコン結晶粒をマスクとして前記シリコン酸化膜を
エッチングし、このシリコン酸化膜をマスクとして下部
電極を異方性エッチングして凹溝を形成し、凹溝の内面
を含む下部電極の表面に誘電体膜を形成し、凹溝を含む
誘電体膜の表面に上部電極を形成する工程とを含んでい
る。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の実施例１として半導体装置の一部に
スタックトキャパシタを製造する方法を工程順に示す断
面図である。先ず、図１（ａ）のように、シリコン基板
１上にシリコン酸化膜２を形成し、このシリコン酸化膜
２の所要箇所に前記シリコン基板１に接続を行うための
コンタクト用ホール２ａをリソグラフィ技術とエッチン
グ技術を用いて形成する。そして、ＣＶＤ法によりキャ
パシタの下部電極としての第１多結晶シリコン膜３を厚
さ４００ｎｍに堆積し、かつこの第１多結晶シリコン膜
３にＰＯＣｌ3 をソ−スとする熱拡散によってリンを導
入し、低抵抗化する。更に、その上に、ＣＶＤ法により
シリコン酸化膜４を厚さ２０ｎｍに堆積し、かつその上
に多結晶シリコン膜５をＣＶＤ法によって５０〜１００
ｎｍの厚さに堆積する。この第２多結晶シリコン膜５に
もＰＯＣｌ3 をソ−スとする熱拡散によってリンを１×
１０20atm/cm3 程度の高濃度に導入する。
【０００９】次に、図１（ｂ）のように、前記第２多結
晶シリコン膜５を濃度８５％、温度１６０℃の熱リン酸
液によって６０分〜９０分処理する。この処理により、
高濃度に不純物（リン）がド−プされた第２多結晶シリ
コン膜５は、不純物が結晶粒界に偏析し、化学的なエッ
チング速度に差が生じることになる。これにより、結晶
粒界を選択的にエッチングすることが可能となり、その
結果第２多結晶シリコン膜５は結晶粒界に沿って多数個
のシリコン結晶粒５ａが微細間隔で選択的に残された状
態とされる。なお、図２（ａ）及び（ｂ）はその状態を
模式的に示す図である。
【００１０】しかる上で、図１（ｃ）のように、第２多
結晶シリコン膜５により形成されたシリコン結晶粒５ａ
をマスクにして、下層のシリコン酸化膜４に異方性のド
ライエッチングを行う。これにより、下層のシリコン酸
化膜４は前記シリコン結晶粒５ａのパターンが転写され
て微細間隔のパターンとして選択エッチングされる。更
に、この選択エッチングされたシリコン酸化膜４をマス
クにして第１多結晶シリコン膜３を異方性ドライエッチ
ングすることで、第１多結晶シリコン膜３の表面にシリ
コン酸化膜のパターンに沿った凹溝３ａが形成される。
【００１１】このように形成される凹溝３ａは、第２多
結晶シリコン膜５によって形成されたシリコン結晶粒５
ａのパターンに倣ったパターン形状とされるため、極め
て微細でかつ微小間隔で配列された凹溝として形成され
る。したがって、この凹溝３ａの溝幅や溝間隔はシリコ
ン結晶粒５ａの粒径やその間隔寸法で制御することが可
能となり、このシリコン結晶粒５ａの寸法は第２多結晶
シリコン膜５にドープする不純物、ここではリンの拡散
温度が高いほど、かつ拡散時間が長いほど大きな結晶粒
となる。実際には、シリコン結晶粒５ａの粒径は約１０
ｎｍ〜１００ｎｍの範囲で制御可能であり、したがって
凹溝３ａの溝幅もこの範囲で任意に制御することが可能
となる。なお、凹溝３ａの深さは、第１多結晶シリコン
膜３に対する異方性ドライエッチングの時間によって制
御でき、本実施例では３００ｎｍとした。
【００１２】更に、この実施例１においては、前記した
工程により第２多結晶シリコン膜３に凹溝３ａを形成し
た後、図１（ｄ）のように、シリコン酸化膜４を弗酸に
よってエッチング除去した後、リソグラフィ技術とエッ
チング技術を用いて第１多結晶シリコン膜３を所定の電
極パターンとなるようにエッチングし下部電極として構
成する。しかる後、凹溝３ａの内面を含む下部電極の全
面に第誘電体膜６を薄く形成し、更に凹溝の内部を含む
全面に不純物を導入した第３多結晶シリコン膜７を形成
する。そして、この第３多結晶シリコン膜７を所望の形
状に加工して上部電極を形成することで、第１多結晶シ
リコン膜３で構成される下部電極との間にスタックトキ
ャパシタが完成される。因みに、前記実施例１で形成さ
れるスタックトキャパシタでは、下部電極３に形成した
微細幅でかつ微細間隔の凹溝３ａによって下部電極３と
上部電極７との対向面積が増加し、従来の平坦な表面を
持つキャパシタに比べ約５倍の容量値を得ることが可能
とされた。
【００１３】ここで実施例１では凹溝３ａを形成してか
ら第１多結晶シリコン膜３をエッチングして下部電極を
形成しているが、この順序に限定されるものではなく、
例えばシリコン酸化膜４にシリコン結晶粒５ａのパター
ンを転写した後に、先に第１多結晶シリコン膜３をエッ
チングして下部電極をパターニングし、その後シリコン
酸化膜４をマスクとして第１多結晶シリコン膜３の表面
に凹溝３ａを形成しても良い。或いは、先に第１多結晶
シリコン膜３をエッチングして下部電極をパターニング
した後に、前記シリコン酸化膜４、第２多結晶シリコン
膜５を形成し、第２多結晶シリコン膜５でシリコン結晶
粒５ａを形成し、これを利用してシリコン酸化膜４をエ
ッチングし、しかる上で第１多結晶シリコン膜３の表面
に凹溝３ａを形成しても良い。更に、第２多結晶シリコ
ン５へ高濃度に不純物を導入するに際しては、第２多結
晶シリコン膜５の成膜と同時に行なっても良い。
【００１４】ところで、前記した第２多結晶シリコン膜
５に代えて、アモルファスシリコン膜を利用することも
可能である。即ち、リンを高濃度に含むアモルファスシ
リコンをアニールによって結晶化させると、結晶粒は膜
厚程度の粒径に成長することが知られている。この性質
を利用することで、アモルファスシリコンの膜厚を制御
すればシリコン粒の大きさを制御することが可能とな
り、前記した実施例１よりもシリコン粒の大きさを容易
に制御することが可能となる。例えば、実施例１と同様
にして第１多結晶シリコン膜３とその上のシリコン酸化
膜４を形成した後、ＳｉＨ4 とＰＨ3 からなるガス系か
ら、不純物としてリンを６〜７×１０20atm/cm3 を含む
アモルファスシリコンをＣＶＤ法によって温度５８０℃
で３０〜６０ｎｍの厚さに堆積する。その後８００℃の
窒素雰囲気で１５〜３０分アニールすることでアモルフ
ァスシリコンを結晶化させ、多結晶シリコン膜を形成
し、これを第２多結晶シリコン膜５として利用すること
になる。
【００１５】そして、加熱したリン酸液によって結晶粒
界を選択的にエッチングすることにより、多結晶シリコ
ン膜からシリコン結晶粒が形成できる。このシリコン結
晶粒を利用することで、実施例１と同様にして、微細幅
で微細間隔の凹溝を下部電極表面に形成することができ
る。なお、アモルファスシリコンをアニールするに際し
ては、従来の技術とは異なって半球状のグレインを形成
する必要がないため、アニールの雰囲気を超低酸素雰囲
気にする必要は無く、通常半導体製造プロセスで用いら
れているアニール炉の使用が可能であり、容易な処理が
可能となる。
【００１６】図３は本発明の実施例２を示す図であり、
本発明をＤＲＡＭのキャパシタに適用した例を工程順に
示す断面図である。先ず、図３（ａ）のように、シリコ
ン基板１１の表面に厚いシリコン酸化膜を形成し、これ
を素子分離酸化膜１２として素子領域を画成する。ま
た、素子領域に薄いゲート酸化膜１３を形成し、その上
に多結晶シリコン膜で構成されるゲート電極１４を形成
する。そして、このゲート電極１４を利用して不純物を
イオン注入し、素子領域のシリコン基板にソース領域１
５、ドレイン領域１６をそれぞれ形成する。更に、全面
に層間絶縁膜としてシリコン酸化膜１７をＣＶＤ法等に
より形成した後、前記ソース領域１５に電気接続を行う
ためのコンタクト用ホール１８を開設する。そして、全
面に下部電極となる多結晶シリコン膜１９をＣＶＤ法に
よって膜厚４００ｎｍに成膜する。
【００１７】しかる上で、図３（ｂ）のように、前記多
結晶シリコン膜１９の表面に、実施例１に示した方法で
凹溝１９ａを形成し、かつその表面に誘電体膜２０及び
上部電極としての多結晶シリコン膜２１を順次形成する
ことでスタックトキャパシタを形成する。その後、図３
（ｃ）のように、全面にシリコン酸化膜２２をＣＶＤ法
によって全体に堆積して第２層間絶縁膜を形成し、この
第２層間絶縁膜２２と層間絶縁膜１７にドレイン領域１
６に電気接続するためのコンタクト用ホール２３を開設
し、全面にアルミニウム膜を成膜し、かつ所要パターン
に形成することでアルミニウム電極２４を形成し、ＤＲ
ＡＭのメモリセルが完成される。このように形成された
メモリセルでは、同一平面積のキャパシタに比べ約５倍
以上の蓄積電化容量を持つキャパシタを備えることが可
能となる。
【００１８】なお、本発明においては下地膜を構成する
材料は、前記各実施例で示した多結晶シリコンに限定さ
れるものではなく、金属等の他の導電材で形成すること
も可能である。また、単に微細幅で微細間隔の凹溝を形
成することを目的とするものであれば、下地膜は絶縁材
であっても本発明を同様に適用できることは言うまでも
ない。
【００１９】
【発明の効果】以上説明したように本発明は、下地膜の
表面に不純物を含む多結晶シリコン膜を形成し、この多
結晶シリコン膜の結晶粒界を熱リン酸により選択的にエ
ッチングしてシリコン結晶粒を形成し、形成されたシリ
コン結晶粒をマスクとして下地膜を異方性エッチングし
て下地膜の表面に凹溝を形成しているので、シリコン膜
の表面や処理雰囲気の清浄化を高めることなくシリコン
結晶粒を形成でき、容易に微細な凹溝の形成が可能とな
る。また、下地膜の表面にシリコン酸化膜を形成し、こ
のシリコン酸化膜を利用して下値膜に凹溝を形成するこ
とにより、下値膜への凹溝のエッチングに際しての多結
晶シリコン膜とのエッチング比を大きくとることがで
き、異方性の高いエッチングを行って細い幅の凹溝の形
成が可能となる。また、本発明をスタックトキャパシタ
の下部電極の表面に形成する凹溝に適用することで、平
面面積に対して表面積の大きなキャパシタを形成でき、
その容量値を大きくし、高集積なＤＲＡＭの実現を図る
ことができる。
【図面の簡単な説明】
【図１】本発明の実施例１を製造工程順に示す断面図で
ある。
【図２】実施例１における結晶粒界のエッチング状態を
模式的に示す要部の拡大図である。
【図３】本発明をスタックトキャパシタに適用した実施
例２の要部の工程の断面図である。
【図４】従来の製造方法の一例を工程順に示す断面図で
ある。
【符号の説明】
１ シリコン基板 ３ 第１多結晶シリコン膜 ４ シリコン酸化膜 ５ 第２多結晶シリコン膜 ５ａ シリコン結晶粒 ６ 誘電体膜 ７ 第３多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置に形成された下地膜の表面に
    不純物を含む多結晶シリコン膜を形成する工程と、前記
    多結晶シリコン膜の結晶粒界を熱リン酸により選択的に
    エッチングしてシリコン結晶粒を形成する工程と、形成
    されたシリコン結晶粒をマスクとして前記下地膜を異方
    性エッチングして下地膜の表面に凹溝を形成する工程を
    含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体装置に形成された下地膜の表面に
    シリコン酸化膜を形成し、このシリコン酸化膜上に不純
    物を含む多結晶シリコン膜を形成する工程と、前記多結
    晶シリコン膜の結晶粒界を熱リン酸により選択的にエッ
    チングしてシリコン結晶粒を形成する工程と、形成され
    たシリコン結晶粒をマスクとして前記シリコン酸化膜を
    エッチングする工程と、エッチングされた前記シリコン
    酸化膜をマスクとして前記下地膜を異方性エッチングし
    て下地膜の表面に凹溝を形成する工程を含むことを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】 多結晶シリコン膜をリン酸を含む高温溶
    液または蒸気に晒して結晶粒界のエッチングを行う請求
    項１または２の半導体装置の製造方法。
  4. 【請求項４】 アモルファスシリコン膜を結晶化させた
    多結晶シリコン膜を用いる請求項１ないし３のいずれか
    の半導体装置の製造方法。
  5. 【請求項５】 下部電極、誘電体膜、上部電極を積層し
    たスタックトキャパシタを有する半導体装置の製造方法
    において、前記スタックトキャパシタの製造に際し、半
    導体装置に形成された下部電極の表面にシリコン酸化膜
    を形成する工程と、この酸化シリコン膜上に不純物を含
    む多結晶シリコン膜を形成する工程と、この多結晶シリ
    コン膜をリン酸を含む溶液または蒸気にさらし、結晶粒
    界を選択的にエッチングしてシリコン結晶粒を形成する
    工程と、このシリコン結晶粒をマスクとして前記シリコ
    ン酸化膜をエッチングする工程と、このシリコン酸化膜
    をマスクとして前記下部電極を異方性エッチングして凹
    溝を形成する工程と、前記凹溝の内面を含む前記下部電
    極の表面に誘電体膜を形成する工程と、前記凹溝を含む
    前記誘電体膜の表面に上部電極を形成する工程とを含む
    ことを特徴とする半導体装置の製造方法。
JP5237271A 1993-08-31 1993-08-31 半導体装置の製造方法 Expired - Lifetime JP2658824B2 (ja)

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