JPH0621390A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0621390A JPH0621390A JP4175126A JP17512692A JPH0621390A JP H0621390 A JPH0621390 A JP H0621390A JP 4175126 A JP4175126 A JP 4175126A JP 17512692 A JP17512692 A JP 17512692A JP H0621390 A JPH0621390 A JP H0621390A
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Abstract
(57)【要約】
【構成】半導体装置の容量部の製造方法として、下部電
極用のシリコン３を非晶質状態で成長したのち、この非
晶質シリコン膜３の表面近傍に損傷を発生させる。次で
熱処理して多結晶シリコン膜にして下部電極とする。 【効果】非晶質シリコン膜表面にイオン注入やプラズマ
処理等で損傷を発生させ、この損傷を核にしてシリコン
の結晶を熱処理で成長させることにより、多結晶シリコ
ン膜の表面積を大きくすることができる。このため、従
来の多結晶シリコン成長時に表面積を大きくする方法に
比較して、温度制御等が簡単で大量生産が容易にできる
という効果がある。
極用のシリコン３を非晶質状態で成長したのち、この非
晶質シリコン膜３の表面近傍に損傷を発生させる。次で
熱処理して多結晶シリコン膜にして下部電極とする。 【効果】非晶質シリコン膜表面にイオン注入やプラズマ
処理等で損傷を発生させ、この損傷を核にしてシリコン
の結晶を熱処理で成長させることにより、多結晶シリコ
ン膜の表面積を大きくすることができる。このため、従
来の多結晶シリコン成長時に表面積を大きくする方法に
比較して、温度制御等が簡単で大量生産が容易にできる
という効果がある。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に容量部の下部電極の形成方法に関する。
関し、特に容量部の下部電極の形成方法に関する。
【０００２】
【従来の技術】従来、容量部の下部電極の形成は以下の
様に行われていた。通常、容量部の下地上に多結晶シリ
コン膜を成長後、リン等の不純物をこの多結晶シリコン
膜中に導入する。次でフォトレジスト膜を用いてパター
ニングを行い、下部電極を形成する。ところが、６４Ｍ
ＤＲＡＭの様にデバイスの微細化が進むと、多結晶シ
リコン膜の凸凹を利用して下部電極の表面積を大きくす
る方法が例えばインターナショナル エレクトロン デ
バイセス ミーティング テクニカル ダイジェスト
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ＴＥＣＨＮＩＣＡＬ
ＤＩＧＥＳＴ）Ｐ６５５（１９９０年）に提案されてい
る。以下図３を用いて説明する。
様に行われていた。通常、容量部の下地上に多結晶シリ
コン膜を成長後、リン等の不純物をこの多結晶シリコン
膜中に導入する。次でフォトレジスト膜を用いてパター
ニングを行い、下部電極を形成する。ところが、６４Ｍ
ＤＲＡＭの様にデバイスの微細化が進むと、多結晶シ
リコン膜の凸凹を利用して下部電極の表面積を大きくす
る方法が例えばインターナショナル エレクトロン デ
バイセス ミーティング テクニカル ダイジェスト
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ＴＥＣＨＮＩＣＡＬ
ＤＩＧＥＳＴ）Ｐ６５５（１９９０年）に提案されてい
る。以下図３を用いて説明する。
【０００３】図３（ａ）に示すように、シリコン基板１
上にシリコン酸化膜２を形成し開口部を設ける。次で多
結晶シリコン膜８を６００〜６５０℃の成長温度で成長
させ、フォトレジストを用いて、下部電極の形にパター
ニングする。次に、図３（ｂ）に示すように、５３０〜
５８０℃の成長温度で表面が凸凹の多結晶シリコン膜９
を成長させる。次に図３（ｃ）に示すように、この多結
晶シリコン膜をエッチバッグすることにより、表面積の
大きな下部電極が形成される。
上にシリコン酸化膜２を形成し開口部を設ける。次で多
結晶シリコン膜８を６００〜６５０℃の成長温度で成長
させ、フォトレジストを用いて、下部電極の形にパター
ニングする。次に、図３（ｂ）に示すように、５３０〜
５８０℃の成長温度で表面が凸凹の多結晶シリコン膜９
を成長させる。次に図３（ｃ）に示すように、この多結
晶シリコン膜をエッチバッグすることにより、表面積の
大きな下部電極が形成される。
【０００４】この従来の方法で形成した下部電極の表面
積は、通常の場合に比較して約１．３〜２．５倍程度大
きくなっている。
積は、通常の場合に比較して約１．３〜２．５倍程度大
きくなっている。
【０００５】
【発明が解決しようとする課題】この従来の下部電極の
製造方法では、多結晶シリコン膜表面の凸凹を大きくす
る成長温度領域は狭く、高々数度以内であり、かつ使用
する減圧気相成長（ＬＰ−ＣＶＤ）装置により成長温度
が違うという欠点がある。従って、通常のＬＰ−ＣＶＤ
装置では反応炉内で温度勾配を設け、数十枚のウェハー
の処理を行っているが、従来法の様に温度制御がきびし
い場合は、多結晶シリコン膜表面の凸凹の大きさに反応
炉内位置依存性が現われ、ばらつきが大きくなり、多量
生産時の管理がむずかしいという欠点がある。
製造方法では、多結晶シリコン膜表面の凸凹を大きくす
る成長温度領域は狭く、高々数度以内であり、かつ使用
する減圧気相成長（ＬＰ−ＣＶＤ）装置により成長温度
が違うという欠点がある。従って、通常のＬＰ−ＣＶＤ
装置では反応炉内で温度勾配を設け、数十枚のウェハー
の処理を行っているが、従来法の様に温度制御がきびし
い場合は、多結晶シリコン膜表面の凸凹の大きさに反応
炉内位置依存性が現われ、ばらつきが大きくなり、多量
生産時の管理がむずかしいという欠点がある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に容量部の下部電極形成用の非
晶質シリコン膜を形成する工程と、この非晶質シリコン
膜の表面近傍に損傷を発生させる工程と、損傷を発生さ
せた前記非晶質シリコン膜を加熱し多結晶シリコン膜と
する工程とを含むものである。
造方法は、半導体基板上に容量部の下部電極形成用の非
晶質シリコン膜を形成する工程と、この非晶質シリコン
膜の表面近傍に損傷を発生させる工程と、損傷を発生さ
せた前記非晶質シリコン膜を加熱し多結晶シリコン膜と
する工程とを含むものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は、本発明の第１の実施例を説
明するためのスタック型容量部の断面図である。
る。図１（ａ）〜（ｄ）は、本発明の第１の実施例を説
明するためのスタック型容量部の断面図である。
【０００８】まず、図１（ａ）の様に、シリコン基板１
上にシリコン酸化膜２を形成したのち開孔部を形成す
る。次でリン（Ｐ）を含む非晶質シリコン膜３をＣＶＤ
法で数十〜数百ｎｍの厚さに成長させた後、フォトレジ
スト膜からなるマスクを用いて下部電極のパターニング
を行う。この場合の成長条件として、例えばジシラン
（Ｓｉ2 Ｈ6 ）及びフォスフィン（ＰＨ3 ）ガスを用
い、６００℃以下の成長温度で、リンを含む非晶質シリ
コン膜３を成長させる。
上にシリコン酸化膜２を形成したのち開孔部を形成す
る。次でリン（Ｐ）を含む非晶質シリコン膜３をＣＶＤ
法で数十〜数百ｎｍの厚さに成長させた後、フォトレジ
スト膜からなるマスクを用いて下部電極のパターニング
を行う。この場合の成長条件として、例えばジシラン
（Ｓｉ2 Ｈ6 ）及びフォスフィン（ＰＨ3 ）ガスを用
い、６００℃以下の成長温度で、リンを含む非晶質シリ
コン膜３を成長させる。
【０００９】次に図１（ｂ）に示すように、この非晶質
シリコン膜３の表面近傍にシリコン（Ｓｉ）をイオン注
入し、非晶質表面近傍に損傷４を発生させる。イオン注
入条件は、１０〜５０ｋｅＶ程度で、射影飛程（Ｒp ）
を非晶質シリコン膜の表面から数十ｎｍ以内になるよう
にする。
シリコン膜３の表面近傍にシリコン（Ｓｉ）をイオン注
入し、非晶質表面近傍に損傷４を発生させる。イオン注
入条件は、１０〜５０ｋｅＶ程度で、射影飛程（Ｒp ）
を非晶質シリコン膜の表面から数十ｎｍ以内になるよう
にする。
【００１０】次に図１（ｃ）に示すように、シリコンを
イオン注入した非晶質シリコン膜３を６００〜８００℃
の温度で熱処理を行い、非晶質シリコン膜を多結晶化さ
せ、表面の凸凹が大きく、表面積が大きい多結晶シリコ
ン膜５の下部電極を形成する。熱処理を行うと、表面の
凸凹の大きな多結晶シリコンになる理由は、以下の様に
考えられる。シリコンのイオン注入で表面近傍に損傷、
特に未結合状態の結合基をもつシリコン原子が存在する
ため、熱処理を行うことで、この損傷を起因としてシリ
コンの結晶粒が成長する。つまり、シリコン表面から結
晶粒が成長することで、表面の凸凹が大きくなる。
イオン注入した非晶質シリコン膜３を６００〜８００℃
の温度で熱処理を行い、非晶質シリコン膜を多結晶化さ
せ、表面の凸凹が大きく、表面積が大きい多結晶シリコ
ン膜５の下部電極を形成する。熱処理を行うと、表面の
凸凹の大きな多結晶シリコンになる理由は、以下の様に
考えられる。シリコンのイオン注入で表面近傍に損傷、
特に未結合状態の結合基をもつシリコン原子が存在する
ため、熱処理を行うことで、この損傷を起因としてシリ
コンの結晶粒が成長する。つまり、シリコン表面から結
晶粒が成長することで、表面の凸凹が大きくなる。
【００１１】さらに、図１（ｄ）に示すように、ＬＰ−
ＣＶＤ法等でシリコン窒化膜を成長し、酸化性雰囲気中
で酸化して容量絶縁層６を形成する。そしてその上面に
多結晶シリコン膜７を成長し、リン（Ｐ）等の不純物を
導入後、フォトレジストを用いてパターニングを行い、
上部電極を形成し、スタック容量部を完成させる。
ＣＶＤ法等でシリコン窒化膜を成長し、酸化性雰囲気中
で酸化して容量絶縁層６を形成する。そしてその上面に
多結晶シリコン膜７を成長し、リン（Ｐ）等の不純物を
導入後、フォトレジストを用いてパターニングを行い、
上部電極を形成し、スタック容量部を完成させる。
【００１２】以上の様に、下部電極の多結晶シリコン表
面の凸凹を大きくすることで表面積が大きくなり、同じ
換算膜厚の容量絶縁膜を用いて、通常の２〜５倍程度の
容量値が得られる。つまり、デバイスが微細になり下部
電極の占める平面スペースが小さくなっても、本実施例
を用いると、充分な容量値を持つ容量部が形成できる。
面の凸凹を大きくすることで表面積が大きくなり、同じ
換算膜厚の容量絶縁膜を用いて、通常の２〜５倍程度の
容量値が得られる。つまり、デバイスが微細になり下部
電極の占める平面スペースが小さくなっても、本実施例
を用いると、充分な容量値を持つ容量部が形成できる。
【００１３】また、本実施例は、イオン注入後に熱処理
を行うことで、下部電極表面の凸凹を大きくできるの
で、温度制御のきびしい従来の多結晶シリコン膜成長時
に表面の凸凹を大きくする方法に比較して、温度制御の
マージンが大きく、多量生産が行いやすいという利点が
ある。
を行うことで、下部電極表面の凸凹を大きくできるの
で、温度制御のきびしい従来の多結晶シリコン膜成長時
に表面の凸凹を大きくする方法に比較して、温度制御の
マージンが大きく、多量生産が行いやすいという利点が
ある。
【００１４】なお、本実施例では非晶質シリコン膜に直
接シリコンのイオン注入を行ったが、非晶質シリコン膜
上に５００℃以下の温度で、例えば常圧ＣＶＤ法でシリ
コン酸化膜等を成長し、このシリコン酸化膜を通して射
影飛程（Ｒp ）を非晶質シリコン膜表面になるようにイ
オン注入を行って、その後シリコン酸化膜を除去して多
結晶化の熱処理を行ってもよい。また、シリコンのイオ
ン注入の代わりに、リン（Ｐ）等の不純物をイオン注入
しても良い。
接シリコンのイオン注入を行ったが、非晶質シリコン膜
上に５００℃以下の温度で、例えば常圧ＣＶＤ法でシリ
コン酸化膜等を成長し、このシリコン酸化膜を通して射
影飛程（Ｒp ）を非晶質シリコン膜表面になるようにイ
オン注入を行って、その後シリコン酸化膜を除去して多
結晶化の熱処理を行ってもよい。また、シリコンのイオ
ン注入の代わりに、リン（Ｐ）等の不純物をイオン注入
しても良い。
【００１５】上記第１の実施例では、下部電極にパター
ニングした非晶質シリコン膜３に、シリコンをイオン注
入を行ったが第２の実施例では、水素ガス中あるいはシ
ランガス中でプラズマ処理を行い、非晶質シリコン膜の
表面に損傷を発生させる。
ニングした非晶質シリコン膜３に、シリコンをイオン注
入を行ったが第２の実施例では、水素ガス中あるいはシ
ランガス中でプラズマ処理を行い、非晶質シリコン膜の
表面に損傷を発生させる。
【００１６】本第２の実施例では、図２に示す様な処理
装置を用いる。すなわちロードロック室１０より基板を
ウェハー搬送室１１に送り、非晶質シリコン膜成長室１
２内で、非晶質シリコン膜の成長を、プラズマ処理室１
３でプラズマ処理を、そして熱処理室１４で多結晶化の
熱処理を連続的に行なう。成長条件、熱処理条件等や他
の工程は第１の実施例と同様である。
装置を用いる。すなわちロードロック室１０より基板を
ウェハー搬送室１１に送り、非晶質シリコン膜成長室１
２内で、非晶質シリコン膜の成長を、プラズマ処理室１
３でプラズマ処理を、そして熱処理室１４で多結晶化の
熱処理を連続的に行なう。成長条件、熱処理条件等や他
の工程は第１の実施例と同様である。
【００１７】本第２の実施例の様に、同一装置内で前記
の連続処理を行うことで、非晶質シリコン膜表面に損傷
を発生させた後、大気にさらさず、非晶質シリコン膜の
表面が酸化されない状態で熱処理を行えるので、多結晶
化の熱処理を行う時に、非晶質シリコン膜表面のシリコ
ン原子のマイグレーションが起こりやすくなり、より表
面からの結晶成長が起こり、多結晶シリコン膜表面の凸
凹を大きくすることができる。
の連続処理を行うことで、非晶質シリコン膜表面に損傷
を発生させた後、大気にさらさず、非晶質シリコン膜の
表面が酸化されない状態で熱処理を行えるので、多結晶
化の熱処理を行う時に、非晶質シリコン膜表面のシリコ
ン原子のマイグレーションが起こりやすくなり、より表
面からの結晶成長が起こり、多結晶シリコン膜表面の凸
凹を大きくすることができる。
【００１８】なお、第２の実施例では、非晶質シリコ
ン，プラズマ処理，熱処理を同一装置の連続処理で説明
したが、それぞれ別の装置で行ってもよい。またプラズ
マ処理も、水素ガスあるいはシランガス以外のガスを用
いてもよい。
ン，プラズマ処理，熱処理を同一装置の連続処理で説明
したが、それぞれ別の装置で行ってもよい。またプラズ
マ処理も、水素ガスあるいはシランガス以外のガスを用
いてもよい。
【００１９】以上、第１及び第２の実施例では容量絶縁
膜としてシリコン窒化膜を用いた場合について説明した
が、Ｔａ2 Ｏ5 ，ＨｆＯ2 等の高誘電率の金属酸化膜を
用いても、本発明の効果は変わらない。
膜としてシリコン窒化膜を用いた場合について説明した
が、Ｔａ2 Ｏ5 ，ＨｆＯ2 等の高誘電率の金属酸化膜を
用いても、本発明の効果は変わらない。
【００２０】また、下部電極用の非晶質シリコン膜とし
て、リンドープの非晶質シリコン膜で説明したが、ボロ
ン（Ｂ）等の他の不純物が含まれていてもよい。また、
不純物のない非晶質シリモン膜を用いて、表面積の大き
な多結晶シリコン膜にした後に、拡散やイオン注入で不
純物を多結晶シリコン膜中に入れてもよい。なお、上部
電極に多結晶シリコン以外の電極材、例えば、シリサイ
ド，ポリサイド，あるいはタングステン等の高融点金属
を用いるのも、自由である。
て、リンドープの非晶質シリコン膜で説明したが、ボロ
ン（Ｂ）等の他の不純物が含まれていてもよい。また、
不純物のない非晶質シリモン膜を用いて、表面積の大き
な多結晶シリコン膜にした後に、拡散やイオン注入で不
純物を多結晶シリコン膜中に入れてもよい。なお、上部
電極に多結晶シリコン以外の電極材、例えば、シリサイ
ド，ポリサイド，あるいはタングステン等の高融点金属
を用いるのも、自由である。
【００２１】また、第１及び第２の実施例では、非晶質
シリコン膜を下部電極の形にパターニングを行って表面
積を大きくしているが、表面積を大きくした後に下部電
極の形にパターニングしても良い。
シリコン膜を下部電極の形にパターニングを行って表面
積を大きくしているが、表面積を大きくした後に下部電
極の形にパターニングしても良い。
【００２２】
【発明の効果】以上説明したように本発明は、下部電極
用の非晶質シリコン膜を成長した後、この非晶質シリコ
ン膜表面近傍にイオン注入やプラズマ処理等を行って損
傷を発生させ、熱処理を行って表面近傍の損傷を核とし
て結晶粒を大きくすることで、表面積の大きな下部電極
が形成できる。このように非晶質シリコン膜を熱処理で
結晶化するので、従来の成長時に結晶化するのと比較し
て、温度制御が容易で多量生産が容易にできるという効
果がある。
用の非晶質シリコン膜を成長した後、この非晶質シリコ
ン膜表面近傍にイオン注入やプラズマ処理等を行って損
傷を発生させ、熱処理を行って表面近傍の損傷を核とし
て結晶粒を大きくすることで、表面積の大きな下部電極
が形成できる。このように非晶質シリコン膜を熱処理で
結晶化するので、従来の成長時に結晶化するのと比較し
て、温度制御が容易で多量生産が容易にできるという効
果がある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図
チップの断面図
【図２】本発明の第２の実施例を説明するための処理装
置のブロック図。
置のブロック図。
【図３】従来例を説明するための半導体チップの断面
図。
図。
１ シリコン基板 ２ シリコン酸化膜 ３ 非晶質シリコン膜 ４ 損傷 ５ 多結晶シリコン膜 ６ 容量絶縁膜 ７〜９ 多結晶シリコン膜 １０ ロードロック室 １１ ウェハー搬送室 １２ 非晶質シリコン膜成長室 １３ プラズマ処理室 １４ 熱処理室
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｃ 8427−4Ｍ 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｗ
Claims (1)
- 【請求項１】 半導体基板上に容量部の下部電極形成用
の非晶質シリコン膜を形成する工程と、この非晶質シリ
コン膜の表面近傍に損傷を発生させる工程と、損傷を発
生させた前記非晶質シリコン膜を加熱し多結晶シリコン
膜とする工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175126A JP2910422B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175126A JP2910422B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621390A true JPH0621390A (ja) | 1994-01-28 |
| JP2910422B2 JP2910422B2 (ja) | 1999-06-23 |
Family
ID=15990745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175126A Expired - Lifetime JP2910422B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910422B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228749B1 (en) | 1997-04-23 | 2001-05-08 | Nec Corporation | Method of manufacturing semiconductor device |
| US6245633B1 (en) * | 1999-11-04 | 2001-06-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fabrication method for a double-side double-crown stacked capacitor |
| US6334729B1 (en) | 1999-03-31 | 2002-01-01 | Suzuno Kasei Kabushiki Kaisha | Cosmetic container and cartridge for cosmetic container |
| KR100338939B1 (ko) * | 1999-11-13 | 2002-05-31 | 박종섭 | 커패시터의 제조방법 |
| JP2015111136A (ja) * | 2007-06-08 | 2015-06-18 | クエスト ダイアグノスティックス インヴェストメンツ インコーポレイテッド | 差異荷電粒子移動度によるリポ蛋白質の分析 |
-
1992
- 1992-07-02 JP JP4175126A patent/JP2910422B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228749B1 (en) | 1997-04-23 | 2001-05-08 | Nec Corporation | Method of manufacturing semiconductor device |
| US6334729B1 (en) | 1999-03-31 | 2002-01-01 | Suzuno Kasei Kabushiki Kaisha | Cosmetic container and cartridge for cosmetic container |
| US6245633B1 (en) * | 1999-11-04 | 2001-06-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fabrication method for a double-side double-crown stacked capacitor |
| KR100338939B1 (ko) * | 1999-11-13 | 2002-05-31 | 박종섭 | 커패시터의 제조방법 |
| JP2015111136A (ja) * | 2007-06-08 | 2015-06-18 | クエスト ダイアグノスティックス インヴェストメンツ インコーポレイテッド | 差異荷電粒子移動度によるリポ蛋白質の分析 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2910422B2 (ja) | 1999-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990309 |