JP2697645B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にキャパシタの形成方法に関する。
関し、特にキャパシタの形成方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化に伴いメモリ
サイズは縮小し、キャパシタ面積が小さくなり、その結
果メモリの容量値が減少する問題が生じていた。そこ
で、充分な容量値を確保するため、容量部の実効面積を
増やす方法が提案されている。
サイズは縮小し、キャパシタ面積が小さくなり、その結
果メモリの容量値が減少する問題が生じていた。そこ
で、充分な容量値を確保するため、容量部の実効面積を
増やす方法が提案されている。
【０００３】例えば、特開平４−２５２０１８号公報に
は、図６（ａ）に示すように、アモルファスシリコン膜
１０７を酸化膜１１０上に形成した直後に、その表面を
大気中にさらすことなくプラズマ水素１０８を照射する
と、アモルファスシリコン膜１０７の表面原子は水素原
子１０９によって終端され不活性となり、たとえ大気中
に放置しても自然酸化膜の形成は抑制される。このアモ
ルファスシリコン膜１０７を加熱して結晶化する場合、
これらの水素原子１０９は、アモルファスシリコン膜が
結晶化する温度より低い温度で脱離するため、結晶化に
先立って清浄表面が形成される。清浄表面上におけるシ
リコン原子の拡散速度は極めて速く、アモルファスシリ
コン膜１０７表面において核形成および核成長が起き、
図６（ｂ）に示すように、表面に表面積が大きい半円球
状の結晶粒を持った多結晶シリコン１１１膜が形成され
る。このようにして形成した多結晶シリコン膜１１１を
キャパシタ電極として利用するとプラズマ水素１０８を
照射しないで結晶化した場合などに得られる通常の多結
晶シリコン膜のキャパシタ電極にくらべて約２倍以上の
半導体基板上の占有面積当りの容量が得られている。
は、図６（ａ）に示すように、アモルファスシリコン膜
１０７を酸化膜１１０上に形成した直後に、その表面を
大気中にさらすことなくプラズマ水素１０８を照射する
と、アモルファスシリコン膜１０７の表面原子は水素原
子１０９によって終端され不活性となり、たとえ大気中
に放置しても自然酸化膜の形成は抑制される。このアモ
ルファスシリコン膜１０７を加熱して結晶化する場合、
これらの水素原子１０９は、アモルファスシリコン膜が
結晶化する温度より低い温度で脱離するため、結晶化に
先立って清浄表面が形成される。清浄表面上におけるシ
リコン原子の拡散速度は極めて速く、アモルファスシリ
コン膜１０７表面において核形成および核成長が起き、
図６（ｂ）に示すように、表面に表面積が大きい半円球
状の結晶粒を持った多結晶シリコン１１１膜が形成され
る。このようにして形成した多結晶シリコン膜１１１を
キャパシタ電極として利用するとプラズマ水素１０８を
照射しないで結晶化した場合などに得られる通常の多結
晶シリコン膜のキャパシタ電極にくらべて約２倍以上の
半導体基板上の占有面積当りの容量が得られている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法ではアモルファスシリコン膜の清浄表面を
長時間維持することが困難であり安定性に欠けており、
実用上問題となる。また、核形成および核成長のために
超高真空下での熱処理が必要であり、装置が高価なこ
と、また熱処理温度の許容範囲が狭いという欠点があっ
た。さらに、キャパシタ電極として利用するためにはホ
トリソグラフィーによるパターニングが不可欠である
が、このパターニングをアモルファスシリコン膜の段階
で行なうと清浄表面を維持することが困難であるので、
多結晶化したのちに行なわなければならず、プロセス設
計の自由度が制限されるという欠点がある。本発明の目
的は、このような従来の欠点を解消し、安定性に優れ、
簡単な工程で制御良く、かつプロセス設計の自由度を制
限することなく、容量値の大きなキャパシタを有する半
導体装置の製造方法を提供することにある。
た従来の方法ではアモルファスシリコン膜の清浄表面を
長時間維持することが困難であり安定性に欠けており、
実用上問題となる。また、核形成および核成長のために
超高真空下での熱処理が必要であり、装置が高価なこ
と、また熱処理温度の許容範囲が狭いという欠点があっ
た。さらに、キャパシタ電極として利用するためにはホ
トリソグラフィーによるパターニングが不可欠である
が、このパターニングをアモルファスシリコン膜の段階
で行なうと清浄表面を維持することが困難であるので、
多結晶化したのちに行なわなければならず、プロセス設
計の自由度が制限されるという欠点がある。本発明の目
的は、このような従来の欠点を解消し、安定性に優れ、
簡単な工程で制御良く、かつプロセス設計の自由度を制
限することなく、容量値の大きなキャパシタを有する半
導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上の所定の絶縁膜を被覆してドー
パントとなる不純物を含有するアモルファスシリコン膜
を堆積する工程と、前記アモルファスシリコン膜に厚さ
が不均一で表面に多数の凹凸が無秩序に分布したマスク
を形成した後ドライエッチングを行なって前記アモルフ
ァスシリコン膜に前記凹凸を転写する工程と、前記転写
工程の前もしくは後に前記アモルファスシリコン膜をパ
ターンニングする工程と、前記転写工程の後に熱処理に
より前記アモルファスシリコン膜を所定導電型のポリシ
リコン膜に変換してキャパシタの下部電極とする工程
と、誘電体膜およびキャパシタの上部電極用の導電膜を
順次に形成する工程とを有するというものである。
造方法は、半導体基板上の所定の絶縁膜を被覆してドー
パントとなる不純物を含有するアモルファスシリコン膜
を堆積する工程と、前記アモルファスシリコン膜に厚さ
が不均一で表面に多数の凹凸が無秩序に分布したマスク
を形成した後ドライエッチングを行なって前記アモルフ
ァスシリコン膜に前記凹凸を転写する工程と、前記転写
工程の前もしくは後に前記アモルファスシリコン膜をパ
ターンニングする工程と、前記転写工程の後に熱処理に
より前記アモルファスシリコン膜を所定導電型のポリシ
リコン膜に変換してキャパシタの下部電極とする工程
と、誘電体膜およびキャパシタの上部電極用の導電膜を
順次に形成する工程とを有するというものである。
【０００６】前記マスク膜としては、前記アモルファス
シリコン膜にクロム膜、タングステン膜またはチタン膜
などの金属膜を被着した後エッチングにより前記金属膜
を除去して前記アモルファスシリコン膜と金属膜との界
面に生じた中間層を使用することができる。あるいは、
反応ガスとして六フッ化タングステンガス（ＷＦ６ガ
ス）と水素ガス（Ｈ２ガス）を用い、前記ＷＦ６ガスの
分圧が１３．３×１０−３Ｐａ以上、１３３×１０−３
Ｐａ以下の気相成長法により、前記アモルファスシリコ
ン膜上に柱状ないし島状のタングステンを成長させるこ
とによって形成することができる。
シリコン膜にクロム膜、タングステン膜またはチタン膜
などの金属膜を被着した後エッチングにより前記金属膜
を除去して前記アモルファスシリコン膜と金属膜との界
面に生じた中間層を使用することができる。あるいは、
反応ガスとして六フッ化タングステンガス（ＷＦ６ガ
ス）と水素ガス（Ｈ２ガス）を用い、前記ＷＦ６ガスの
分圧が１３．３×１０−３Ｐａ以上、１３３×１０−３
Ｐａ以下の気相成長法により、前記アモルファスシリコ
ン膜上に柱状ないし島状のタングステンを成長させるこ
とによって形成することができる。
【０００７】更に、凹凸を転写した後に凸部先端の形状
を丸める整形処理を行なうこともできる。すなわち、凹
凸を転写したアモルファスシリコン膜を酸化性雰囲気中
で熱処理することによりポリシリコン膜に変換するとと
もに酸化シリコン膜を形成したのち前記酸化シリコン膜
を除去する。あるいは、凹凸を転写し、ポリシリコン膜
に変換したのち、圧力が１３３×１０-6Ｐａを越えない
超高真空下で熱処理して凸部先端を熔融する。あるいは
また、エキシマレーザなどのビームを照射しポリシリコ
ン膜の表面のみを熔融する。
を丸める整形処理を行なうこともできる。すなわち、凹
凸を転写したアモルファスシリコン膜を酸化性雰囲気中
で熱処理することによりポリシリコン膜に変換するとと
もに酸化シリコン膜を形成したのち前記酸化シリコン膜
を除去する。あるいは、凹凸を転写し、ポリシリコン膜
に変換したのち、圧力が１３３×１０-6Ｐａを越えない
超高真空下で熱処理して凸部先端を熔融する。あるいは
また、エキシマレーザなどのビームを照射しポリシリコ
ン膜の表面のみを熔融する。
【０００８】
【作用】マスク形成時のアモルファスシリコン膜の表面
は、従来の技術で必要とされるほど格別に清浄でなくて
もよいので、超高真空装置を使用しなくてもよいし、ア
モルファスシリコン膜のパターニング後にマスクを形成
することもできる。
は、従来の技術で必要とされるほど格別に清浄でなくて
もよいので、超高真空装置を使用しなくてもよいし、ア
モルファスシリコン膜のパターニング後にマスクを形成
することもできる。
【０００９】また、整形処理を行なうと、キャパシタの
下部電極の凸部での電界集中が緩和される。
下部電極の凸部での電界集中が緩和される。
【００１０】
【実施例】図１（ａ）〜（ｅ）は本発明の一実施例の説
明のための模式的な工程順断面図である。
明のための模式的な工程順断面図である。
【００１１】この実施例はＤＲＡＭのキャパシタの形成
方法である。まず、図１（ａ）に示すように、面方位
（１００）、抵抗率１０Ω・ｃｍのＰ型シリコン基板１
表面に、ＬＯＣＯＳ法により、フィールド酸化膜２を形
成して素子形成領域を区画し、素子形成領域のシリコン
基板表面にゲート酸化膜３を形成した後、前述の素子形
成領域と交差するワード線を兼ねる複数のゲート電極４
を形成する。さらにＮ型拡散層でなる一対のソース・ド
レイン領域５−１，５−２を形成した後、例えばＢＰＳ
Ｇ膜等からなる層間絶縁膜６を気相成長法で形成する。
その後、この層間絶縁膜６にそれぞれの一対のソース・
ドレイン領域の一方５−１に達する複数のノードコンタ
クト孔７を形成する。
方法である。まず、図１（ａ）に示すように、面方位
（１００）、抵抗率１０Ω・ｃｍのＰ型シリコン基板１
表面に、ＬＯＣＯＳ法により、フィールド酸化膜２を形
成して素子形成領域を区画し、素子形成領域のシリコン
基板表面にゲート酸化膜３を形成した後、前述の素子形
成領域と交差するワード線を兼ねる複数のゲート電極４
を形成する。さらにＮ型拡散層でなる一対のソース・ド
レイン領域５−１，５−２を形成した後、例えばＢＰＳ
Ｇ膜等からなる層間絶縁膜６を気相成長法で形成する。
その後、この層間絶縁膜６にそれぞれの一対のソース・
ドレイン領域の一方５−１に達する複数のノードコンタ
クト孔７を形成する。
【００１２】次に、通常のＬＰＣＶＤ装置を用いて、炉
内温度５１０℃、真空度０．２３Ｐａとし、原料ガスで
ある１００ｓｃｃｍのＳｉ２Ｈ６およびＨｅにより１％
に希釈された１００ｓｃｃｍのＰＨ３（ドーパント）を
供給して、膜厚４００ｎｍのアモルファスシリコン膜
（以下ａ−Ｓｉ膜と記す）を堆積した後、フォトリソグ
ラフィー法によりａ−Ｓｉ膜をエッチングしてａ−Ｓｉ
膜パターン８を形成する。
内温度５１０℃、真空度０．２３Ｐａとし、原料ガスで
ある１００ｓｃｃｍのＳｉ２Ｈ６およびＨｅにより１％
に希釈された１００ｓｃｃｍのＰＨ３（ドーパント）を
供給して、膜厚４００ｎｍのアモルファスシリコン膜
（以下ａ−Ｓｉ膜と記す）を堆積した後、フォトリソグ
ラフィー法によりａ−Ｓｉ膜をエッチングしてａ−Ｓｉ
膜パターン８を形成する。
【００１３】次に、図１（ｂ）（図１（ｂ）〜図１
（ｅ）は、図１（ａ）と倍率を変えて描いてある。）に
示すように、基板温度を常温に保った状態でスパッタリ
ング法で全面にクロム膜９を厚さ１５０ｎｍ成膜した
後、続いて異方性のＣｌ２／Ｏ２／Ｈ２混合ガスを用い
たドライエッチング法により、厚さ１５０ｎｍのクロム
膜をエッチングして除去する。このとき、図１（ｃ）に
示すように、ａ−Ｓｉ膜パターン８ａの側面にクロム膜
９が残っている。また、ａ−Ｓｉ膜パターン８ａの表面
には極めて薄い中間層（図示しない）が残っていること
が高倍率の電子顕微鏡による観察で確認することができ
る。恐らくは、クロムシリサイドのようなものが厚さが
不均一で多数の凹凸のある状態で形成されていると推定
される。
（ｅ）は、図１（ａ）と倍率を変えて描いてある。）に
示すように、基板温度を常温に保った状態でスパッタリ
ング法で全面にクロム膜９を厚さ１５０ｎｍ成膜した
後、続いて異方性のＣｌ２／Ｏ２／Ｈ２混合ガスを用い
たドライエッチング法により、厚さ１５０ｎｍのクロム
膜をエッチングして除去する。このとき、図１（ｃ）に
示すように、ａ−Ｓｉ膜パターン８ａの側面にクロム膜
９が残っている。また、ａ−Ｓｉ膜パターン８ａの表面
には極めて薄い中間層（図示しない）が残っていること
が高倍率の電子顕微鏡による観察で確認することができ
る。恐らくは、クロムシリサイドのようなものが厚さが
不均一で多数の凹凸のある状態で形成されていると推定
される。
【００１４】次に、ＳＦ６／Ｏ２／Ｈ２混合ガスを用い
たドライエッチング法（等方的）により、深さ３００ｎ
ｍまでエッチングすることにより、図１（ｄ）に示すよ
うに、高さ約１５０ｎｍの針状の凹凸が多数あるａ−Ｓ
ｉ膜パターン８ｂが形成される。
たドライエッチング法（等方的）により、深さ３００ｎ
ｍまでエッチングすることにより、図１（ｄ）に示すよ
うに、高さ約１５０ｎｍの針状の凹凸が多数あるａ−Ｓ
ｉ膜パターン８ｂが形成される。
【００１５】図２にその凹凸ａ−Ｓｉ膜パターン８ｂ表
面を電子顕微鏡（倍率２０万倍）で観察した結果を示
す。中間層（マスク）の凹凸がａ−Ｓｉ膜に転写された
と考えることができる。
面を電子顕微鏡（倍率２０万倍）で観察した結果を示
す。中間層（マスク）の凹凸がａ−Ｓｉ膜に転写された
と考えることができる。
【００１６】次に、Ｈ2 ＳＯ4 とＨ3 ＰＯ4 の混合液な
どを用いたウェット・エッチングによりクロム膜９を除
去する。次に、真空中または非酸化性雰囲気中で６５０
℃で５分間加熱し、ａ−Ｓｉ膜パターン８ｂを多結晶化
させて、図１（ｅ）に示すように、凹凸ポリシリコン膜
でなるキャパシタの下部電極１０を形成する。続いて、
窒化シリコン膜を堆積し、熱酸化を行なって誘電体膜１
１を形成し、セルプレート１２（上部電極）を形成す
る。こうしてスタックト型ＤＲＡＭのキャパシタの形成
を終る。
どを用いたウェット・エッチングによりクロム膜９を除
去する。次に、真空中または非酸化性雰囲気中で６５０
℃で５分間加熱し、ａ−Ｓｉ膜パターン８ｂを多結晶化
させて、図１（ｅ）に示すように、凹凸ポリシリコン膜
でなるキャパシタの下部電極１０を形成する。続いて、
窒化シリコン膜を堆積し、熱酸化を行なって誘電体膜１
１を形成し、セルプレート１２（上部電極）を形成す
る。こうしてスタックト型ＤＲＡＭのキャパシタの形成
を終る。
【００１７】以上の工程で作成したキャパシタについて
その容量値を測定した結果、下部電極表面に凹凸を形成
しない場合と比較して、約３倍の容量値が得られた。
その容量値を測定した結果、下部電極表面に凹凸を形成
しない場合と比較して、約３倍の容量値が得られた。
【００１８】本実施例において、クロム膜の代りにチタ
ン膜やタングステン膜を用いることもできる。ただし、
ａ−Ｓｉ膜８ａの側面に残ったチタン膜やタングステン
膜はＨ2 ＳＯ4 やＨ2 Ｏ2 、アンモニアと水の混合液を
用いて除去する。
ン膜やタングステン膜を用いることもできる。ただし、
ａ−Ｓｉ膜８ａの側面に残ったチタン膜やタングステン
膜はＨ2 ＳＯ4 やＨ2 Ｏ2 、アンモニアと水の混合液を
用いて除去する。
【００１９】次に、本発明の第２の実施例について説明
する。
する。
【００２０】図３（ａ）〜（ｄ）は本発明の第２の実施
例の説明のための模式的な工程順断面図である。
例の説明のための模式的な工程順断面図である。
【００２１】第１の実施例と全く同様にして、図３
（ａ）に示すように、ａ−Ｓｉ膜パターン８を形成す
る。
（ａ）に示すように、ａ−Ｓｉ膜パターン８を形成す
る。
【００２２】次に、ＬＰＣＶＤ装置を用い、基板を２０
０℃に加熱し、反応チャンバー内の全圧が６．６５Ｐ
ａ、ＷＦ６ガスの分圧が１３．３×１０−３Ｐａ〜１３
３×１０−３Ｐａ、例えば、６．６５×１０−２Ｐａに
なるようにＷＦ６ガス、Ｈ２ガスおよびアルゴンガスを
５分間供給して図３（ｂ）に示すように、柱状または島
状（以下単に柱状という）タングステン膜１３を厚いと
ころで、１５０ｎｍ成長する。その後、このタングステ
ン膜１３をマスクにして、ａ−Ｓｉ膜パターン８をＳＦ
６／Ｏ２／Ｈ２混合ガスを用いたドライエッチング法
（等方的）により深さ３００ｎｍまでエッチングして、
図３（ｃ）に示すように、高さ約１５０ｎｍの島状の凹
凸表面構造をもったａ−Ｓｉ膜８Ａを形成する。側面に
若干タングステン膜１３ａが残るが、これはＨ２Ｏ２と
アンモニアと水の混合液を用いて除去する。このａ−Ｓ
ｉ膜８Ａ表面を電子顕微鏡（倍率２０万倍）で観察した
ところ、第２図の場合と同様の針状の形状が観察され
た。
０℃に加熱し、反応チャンバー内の全圧が６．６５Ｐ
ａ、ＷＦ６ガスの分圧が１３．３×１０−３Ｐａ〜１３
３×１０−３Ｐａ、例えば、６．６５×１０−２Ｐａに
なるようにＷＦ６ガス、Ｈ２ガスおよびアルゴンガスを
５分間供給して図３（ｂ）に示すように、柱状または島
状（以下単に柱状という）タングステン膜１３を厚いと
ころで、１５０ｎｍ成長する。その後、このタングステ
ン膜１３をマスクにして、ａ−Ｓｉ膜パターン８をＳＦ
６／Ｏ２／Ｈ２混合ガスを用いたドライエッチング法
（等方的）により深さ３００ｎｍまでエッチングして、
図３（ｃ）に示すように、高さ約１５０ｎｍの島状の凹
凸表面構造をもったａ−Ｓｉ膜８Ａを形成する。側面に
若干タングステン膜１３ａが残るが、これはＨ２Ｏ２と
アンモニアと水の混合液を用いて除去する。このａ−Ｓ
ｉ膜８Ａ表面を電子顕微鏡（倍率２０万倍）で観察した
ところ、第２図の場合と同様の針状の形状が観察され
た。
【００２３】さらに、この針状突起を有するａ−Ｓｉ膜
８Ａを、真空中または非酸化性雰囲気中で６５０℃、５
分間加熱し、多結晶化させ凹凸ポリシリコン膜を形成す
る。こうして下部電極１０Ａが形成される。次に、第２
の実施例と同様にして、誘電体膜１１Ａ、セルプレート
１２Ａを形成する。本実施例でも第１の実施例とほぼ同
様の容量値のキャパシタを形成できる。
８Ａを、真空中または非酸化性雰囲気中で６５０℃、５
分間加熱し、多結晶化させ凹凸ポリシリコン膜を形成す
る。こうして下部電極１０Ａが形成される。次に、第２
の実施例と同様にして、誘電体膜１１Ａ、セルプレート
１２Ａを形成する。本実施例でも第１の実施例とほぼ同
様の容量値のキャパシタを形成できる。
【００２４】本実施例では柱状のタングステン膜を成長
することが重要であるが、タングステン膜の形状は成長
時のＷＦ６ガスの分圧に依存する。ＷＦ６分圧は、本実
施例では６．６５×１０−２Ｐａとしたが、１３．３×
１０−３Ｐａ〜１３３×１０−３Ｐａであれば、柱状の
タングステン膜を形成でき、凹凸ポリシリコン膜形成の
マスクとして使用可能である。さらに、本実施例の特徴
の一つとして、成長中のＷＦ６分圧を上記の範囲で変化
させると、形成される柱状のタングステン膜の針形状の
太さを変化させることができる。すなわち、ＷＦ６分圧
が１３．３×１０−３Ｐａ超過６．６５×１０−２Ｐａ
未満のときは約５０ｎｍの太さになり、６．６５×１０
−２Ｐａ超過、１３３×１０−３Ｐａ未満のときは約１
００ｎｍの太さになる。
することが重要であるが、タングステン膜の形状は成長
時のＷＦ６ガスの分圧に依存する。ＷＦ６分圧は、本実
施例では６．６５×１０−２Ｐａとしたが、１３．３×
１０−３Ｐａ〜１３３×１０−３Ｐａであれば、柱状の
タングステン膜を形成でき、凹凸ポリシリコン膜形成の
マスクとして使用可能である。さらに、本実施例の特徴
の一つとして、成長中のＷＦ６分圧を上記の範囲で変化
させると、形成される柱状のタングステン膜の針形状の
太さを変化させることができる。すなわち、ＷＦ６分圧
が１３．３×１０−３Ｐａ超過６．６５×１０−２Ｐａ
未満のときは約５０ｎｍの太さになり、６．６５×１０
−２Ｐａ超過、１３３×１０−３Ｐａ未満のときは約１
００ｎｍの太さになる。
【００２５】柱状のタングステン膜はａ−Ｓｉ膜エッチ
ングのマスクとして使用されるので、柱の太さを変化さ
せることにより、エッチング後のａ−Ｓｉ膜表面に形成
される針形状の太さを変化させることが可能となる。針
形状の最適な太さは、例えばキャパシタの素子サイズや
素子間隔によって変わるので、適用されるデバイス毎に
太さを最適化できることが望ましい。
ングのマスクとして使用されるので、柱の太さを変化さ
せることにより、エッチング後のａ−Ｓｉ膜表面に形成
される針形状の太さを変化させることが可能となる。針
形状の最適な太さは、例えばキャパシタの素子サイズや
素子間隔によって変わるので、適用されるデバイス毎に
太さを最適化できることが望ましい。
【００２６】次に、本発明の第３の実施例について説明
する。
する。
【００２７】第１，第２の実施例と同様にしてａ−Ｓｉ
膜に凹凸を転写し、側面の金属膜を除去した後に凸部先
端の形状を丸める整形処理を行なう。すなわち通常の拡
散炉を用い、ドライ酸素雰囲気で９００℃、１０分間の
酸化処理を行い、ａ−Ｓｉ膜表面を酸化すると同時に、
ａ−Ｓｉ膜を結晶化する。このとき、ａ−Ｓｉ膜の表面
形状が針状から凸部の角が丸められた柱状に変化する。
この変化は、酸化シリコン膜が各部で厚くなるために生
ずるものであると説明できる。この後、希フッ化水素酸
により酸化シリコン膜を除去するが、この処理ではポリ
シリコン膜表面の柱等の太さが若干細くなる他は、形状
にはほとんど変化がない。
膜に凹凸を転写し、側面の金属膜を除去した後に凸部先
端の形状を丸める整形処理を行なう。すなわち通常の拡
散炉を用い、ドライ酸素雰囲気で９００℃、１０分間の
酸化処理を行い、ａ−Ｓｉ膜表面を酸化すると同時に、
ａ−Ｓｉ膜を結晶化する。このとき、ａ−Ｓｉ膜の表面
形状が針状から凸部の角が丸められた柱状に変化する。
この変化は、酸化シリコン膜が各部で厚くなるために生
ずるものであると説明できる。この後、希フッ化水素酸
により酸化シリコン膜を除去するが、この処理ではポリ
シリコン膜表面の柱等の太さが若干細くなる他は、形状
にはほとんど変化がない。
【００２８】以上の整形処理の結果を確認するために、
本実施例におけるキャパシタの漏れ電流と耐圧を測定し
た。
本実施例におけるキャパシタの漏れ電流と耐圧を測定し
た。
【００２９】図４は、１０万個のキャパシタの平均的な
漏れ電流特性を示したものであるが、第１の実施例の場
合と比較して約１桁漏れ電流が低減されており、比較の
ために測定した凹凸を持たない電極を用いた場合とほぼ
同等の結果が得られた。これは、第１の実施例の場合、
凹凸Ｓｉ膜の形状が針状であるので、曲率半径の小さい
針先端部に電界集中が起きているためと考えられる。本
実施例の凹凸Ｓｉ膜は先端に丸みを持つ柱状の形状であ
るため、電界集中が少なく、漏れ電流が低減されたと説
明できる。
漏れ電流特性を示したものであるが、第１の実施例の場
合と比較して約１桁漏れ電流が低減されており、比較の
ために測定した凹凸を持たない電極を用いた場合とほぼ
同等の結果が得られた。これは、第１の実施例の場合、
凹凸Ｓｉ膜の形状が針状であるので、曲率半径の小さい
針先端部に電界集中が起きているためと考えられる。本
実施例の凹凸Ｓｉ膜は先端に丸みを持つ柱状の形状であ
るため、電界集中が少なく、漏れ電流が低減されたと説
明できる。
【００３０】図５（ａ），（ｂ）はそれぞれ、１０万個
のキャパシタの誘電体膜の初期耐圧分布を第３の実施例
および第１の実施例について測定したものであるが、漏
れ電流の場合と同様に改善がみられた。第１の実施例の
場合は、針先端部の電界集中によるとみられる耐圧の低
い素子が存在しているが、本実施例では全ての測定素子
において真性破壊領域で膜破壊が起きており、良好な耐
圧分布を示している。
のキャパシタの誘電体膜の初期耐圧分布を第３の実施例
および第１の実施例について測定したものであるが、漏
れ電流の場合と同様に改善がみられた。第１の実施例の
場合は、針先端部の電界集中によるとみられる耐圧の低
い素子が存在しているが、本実施例では全ての測定素子
において真性破壊領域で膜破壊が起きており、良好な耐
圧分布を示している。
【００３１】整形処理の方法としてはその外に、超高真
空中のアニールやレーザーアニールを用いてもよい。
空中のアニールやレーザーアニールを用いてもよい。
【００３２】すなわち、酸化シリコン膜を形成する替り
に、凹凸のあるポリシリコン膜を、圧力が１３３×１０
−６Ｐａ以下の超高真空、好ましくは１３３×１０
−１０Ｐａ程度の超高真空下で８００〜９００℃程度の
熱処理を行なうと、Ｓｉ原子が蒸発して表面形状を丸く
することができる。
に、凹凸のあるポリシリコン膜を、圧力が１３３×１０
−６Ｐａ以下の超高真空、好ましくは１３３×１０
−１０Ｐａ程度の超高真空下で８００〜９００℃程度の
熱処理を行なうと、Ｓｉ原子が蒸発して表面形状を丸く
することができる。
【００３３】あるいは、エキシマレーザーのビームをエ
ネルギー密度２００〜４００ｍＪ／ｃｍ２、好ましくは
３００ｍＪ／ｃｍ２で非酸化性雰囲気中で照射してポリ
シリコン膜の表面のみを加熱し熔融することによって表
面形状を丸くすることができる。
ネルギー密度２００〜４００ｍＪ／ｃｍ２、好ましくは
３００ｍＪ／ｃｍ２で非酸化性雰囲気中で照射してポリ
シリコン膜の表面のみを加熱し熔融することによって表
面形状を丸くすることができる。
【００３４】以上の説明において、ａ−Ｓｉ膜をパター
ニングしてからマスクを形成し転写したが、パターニン
グは転写後に行なってもよいことは当業者にとって明ら
かであろう。
ニングしてからマスクを形成し転写したが、パターニン
グは転写後に行なってもよいことは当業者にとって明ら
かであろう。
【００３５】
【発明の効果】以上、説明したように、本発明によれ
ば、アモルファスシリコン膜状に厚さが不均一で表面に
多数の凹凸が無秩序に分布したマスク膜を形成したのち
モルファスシリコン膜をドライエッチングするという簡
単なプロセスで、表面に凹凸形状を持つアモルファスシ
リコン膜を形成できる。このため、アモルファスシリコ
ン膜の表面を格別に清浄に保つ必要がないため、プロセ
ス設計の自由度を制限することなく、簡単な工程で容量
値の大きなキャパシタを有する半導体装置を安定に量産
性よく実現できる効果がある。
ば、アモルファスシリコン膜状に厚さが不均一で表面に
多数の凹凸が無秩序に分布したマスク膜を形成したのち
モルファスシリコン膜をドライエッチングするという簡
単なプロセスで、表面に凹凸形状を持つアモルファスシ
リコン膜を形成できる。このため、アモルファスシリコ
ン膜の表面を格別に清浄に保つ必要がないため、プロセ
ス設計の自由度を制限することなく、簡単な工程で容量
値の大きなキャパシタを有する半導体装置を安定に量産
性よく実現できる効果がある。
【図１】本発明の第１の実施例の説明のため（ａ）〜
（ｅ）に分図して示す模式的な工程順断面図である。
（ｅ）に分図して示す模式的な工程順断面図である。
【図２】本発明の第１の実施例における凹凸アモルファ
スシリコン膜表面の電子顕微鏡写真である。
スシリコン膜表面の電子顕微鏡写真である。
【図３】本発明の第２の実施例の説明のため（ａ）〜
（ｄ）に分図して示す工程順断面図である。
（ｄ）に分図して示す工程順断面図である。
【図４】本発明の第１，第３の実施例におけるキャパシ
タの漏れ電流特性を比較したグラフである。
タの漏れ電流特性を比較したグラフである。
【図５】本発明の第３の実施例におけるキャパシタの初
期耐圧特性を示すグラフ（図５（ａ））および第１の実
施例におけるキャパシタの初期耐圧特性を示すグラフ
（図５（ｂ））である。
期耐圧特性を示すグラフ（図５（ａ））および第１の実
施例におけるキャパシタの初期耐圧特性を示すグラフ
（図５（ｂ））である。
【図６】従来の多結晶シリコン膜の形成方法を説明する
ための（ａ）〜（ｂ）に分図して示す模式的な工程順断
面図である。
ための（ａ）〜（ｂ）に分図して示す模式的な工程順断
面図である。
１ Ｐ型シリコン膜 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５−１，５−２ ソース・ドレイン領域 ６ 層間絶縁膜 ７ ノードコンタクト孔 ８，８ａ，８ｂ ａ−Ｓｉ膜パターン ８Ａ ａ−Ｓｉ膜 ９ クロム膜 １０，１０Ａ 下部電極（ノード電極） １１，１１Ａ 誘電体膜 １２，１２Ａ 上部電極（セルプレート） １３ 柱状タングステン膜 １０７ ａ−Ｓｉ膜 １０８ 水素原子 １０９ プラズマ水素 １１０ アモルファス絶縁膜 １１１ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塩谷 計二 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 三上 雅生 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平５−121656（ＪＰ，Ａ) 特開 平５−167035（ＪＰ，Ａ)
Claims (8)
- 【請求項１】 半導体基板上の所定の絶縁膜を被覆して
ドーパントとなる不純物を含有するアモルファスシリコ
ン膜を堆積する工程と、前記アモルファスシリコン膜に
厚さが不均一で表面に多数の凹凸が無秩序に分布したマ
スクを形成した後ドライエッチングを行なって前記アモ
ルファスシリコン膜に前記凹凸を転写する工程と、前記
転写工程の前もしくは後に前記アモルファスシリコン膜
をパターンニングする工程と、前記転写工程の後に熱処
理により前記アモルファスシリコン膜を所定導電型のポ
リシリコン膜に変換してキャパシタの下部電極とする工
程と、誘電体膜およびキャパシタの上部電極用の導電膜
を順次に形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 アモルファスシリコン膜に金属膜を被着
した後エッチングにより前記金属膜を除去して前記アモ
ルファスシリコン膜と金属膜との界面に生じた中間層を
マスクとして残す請求項１記載の半導体装置の製造方
法。 - 【請求項３】 金属膜がクロム膜、タングステン膜また
はチタン膜である請求項２記載の半導体装置の製造方
法。 - 【請求項４】 反応ガスとして六フッ化タングステンガ
スと水素ガスを用い、前記六フッ化タングステンガスの
分圧が１３．３×１０-3Ｐａ以上、１３３×１０-3Ｐａ
以下の気相成長法によりマスク膜を形成する請求項３記
載の半導体装置の製造方法。 - 【請求項５】 凹凸を転写した後に凸部先端の形状を丸
める整形処理を行なう請求項１，２，３または４記載の
半導体装置の製造方法。 - 【請求項６】 凹凸を転写したアモルファスシリコン膜
を酸化性雰囲気中で熱処理することによりポリシリコン
膜に変換するとともに酸化シリコン膜を形成したのち前
記酸化シリコン膜を除去する整形処理を行なう請求項５
記載の半導体装置の製造方法。 - 【請求項７】 ポリシリコン膜に変換した後に圧力が１
３３×１０-6Ｐａを越えない超高真空下で熱処理をする
整形処理を行なう請求項５記載の半導体装置の製造方
法。 - 【請求項８】 ポリシリコン膜に変換した後に、前記ポ
リシリコン膜にレーザービームを照射してアニールする
整形処理を行なう請求項５記載の半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6304137A JP2697645B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
| KR1019950038360A KR100229296B1 (ko) | 1994-10-31 | 1995-10-31 | 톱니 모양의 표면을 갖는 커패시터 전극을 형성하는 방법 |
| US08/550,624 US5858853A (en) | 1994-10-31 | 1995-10-31 | Method for forming capacitor electrode having jagged surface |
| GB9522218A GB2294591B (en) | 1994-10-31 | 1995-10-31 | Method for forming capacitor electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6304137A JP2697645B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130294A JPH08130294A (ja) | 1996-05-21 |
| JP2697645B2 true JP2697645B2 (ja) | 1998-01-14 |
Family
ID=17929495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6304137A Expired - Fee Related JP2697645B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5858853A (ja) |
| JP (1) | JP2697645B2 (ja) |
| KR (1) | KR100229296B1 (ja) |
| GB (1) | GB2294591B (ja) |
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|---|---|---|---|---|
| KR100208439B1 (ko) * | 1995-05-04 | 1999-07-15 | 김영환 | 반도체 소자의 폴리실리콘층 형성방법 |
| JP2785766B2 (ja) * | 1995-09-29 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6117731A (en) * | 1998-03-06 | 2000-09-12 | Texas Instruments-Acer Incorporated | Method of forming high capacitive-coupling ratio and high speed flash memories with a textured tunnel oxide |
| GB9815819D0 (en) * | 1998-07-22 | 1998-09-16 | Secr Defence | Transferring materials into cells and a microneedle array |
| US6180484B1 (en) * | 1998-08-26 | 2001-01-30 | United Microelectronics Corp. | Chemical plasma treatment for rounding tungsten surface spires |
| KR100333129B1 (ko) * | 1998-12-24 | 2002-09-26 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터형성방법 |
| JP3368225B2 (ja) * | 1999-03-11 | 2003-01-20 | キヤノン株式会社 | 回折光学素子の製造方法 |
| DE19947082B4 (de) | 1999-09-30 | 2005-02-10 | Infineon Technologies Ag | Integrierte Speicherzellenanordnung mit mindestens einem Kondensator und einem Transistor und Verfahren zur Herstellung einer integrierten Speicherzelle |
| JP5646798B2 (ja) * | 1999-11-11 | 2014-12-24 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体集積回路装置の製造方法 |
| US6492242B1 (en) | 2000-07-03 | 2002-12-10 | Chartered Semiconductor Manufacturing Ltd. | Method of forming of high K metallic dielectric layer |
| KR100536807B1 (ko) * | 2004-06-24 | 2005-12-14 | 동부아남반도체 주식회사 | 반도체 장치의 캐패시터 및 그의 제조 방법 |
| JP5286046B2 (ja) * | 2007-11-30 | 2013-09-11 | 株式会社半導体エネルギー研究所 | 光電変換装置の製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290729A (en) * | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| EP0458560B1 (en) * | 1990-05-21 | 1994-10-26 | Ishikawajima-Harima Jukogyo Kabushiki Kaisha | Heat protection element |
| JP2666572B2 (ja) * | 1991-01-28 | 1997-10-22 | 日本電気株式会社 | 多結晶シリコン膜の形成方法 |
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