JP4399845B2 - 半導体素子のキャパシタ製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子のキャパシタ製造方法に関し、より具体的には電荷貯蔵容量を増大させながらも漏洩電流を防止することができる半導体素子のキャパシタ製造方法に関するものである。
【０００２】
【従来の技術】
最近、半導体製造技術の発達とともに、メモリ素子の需要が急増している。半導体素子において、データ貯蔵手段に利用されるキャパシタの静電容量は、電極の面積と電極間の距離と電極の間に挿入される誘電膜の誘電率に依存する。ところが、半導体装置が高集積化されるに伴い半導体装置でキャパシタ形成領域が減少し、その結果キャパシタの電極面積が小さくなりキャパシタの静電容量が減少する。
【０００３】
これに伴い、従来の発明では金属膜−誘電膜−金属膜（MIM）のキャパシタ構造で下部電極にルテニウムを蒸着し、その上部に高誘電率を有するTaON膜を蒸着し、前記誘電膜上部に金属膜を蒸着することにより、TaONキャパシタの静電容量を最大化している。
【０００４】
図１乃至図２は、従来の半導体メモリ素子のキャパシタ製造方法を説明するための断面図である。
【０００５】
従来の半導体素子のキャパシタ製造方法は、図１に示したように、モストランジスタ（未図示）が備えられ、接合領域のうち何れか一つを露出させるコンタクトホール（未図示）を有する層間絶縁膜（４）上に、プラグ用ポリシリコン膜（５）とバリヤー金属膜（６）のTi／TiN膜を順次堆積した半導体基板（未図示）を提供する。
【０００６】
その次に、前記半導体基板上部にシリンダ構造形のキャパシタを形成するためキャップオキシド膜（７）を蒸着する。次いで、キャパシタ領域を限定し、層間絶縁膜とバリヤー金属膜が露出するよう、前記キャップオキシド膜をパターニングする。
【０００７】
その次に、前記パターニングされたキャップオキシド膜（７ａ）の全面上に下部電極用ルテニウム（Ru）膜（８）を蒸着する。このとき、前記のような金属膜が下部電極に用いられる場合、下部電極の膜質に従い漏洩電流の特性が改善される。
【０００８】
さらに、前記ルテニウム膜（８）を下部電極に蒸着する方法は、CVD（chemical vapor deposition）で蒸着する方法とPVD（physical vapor deposition）で蒸着する方法とともに、LPCVD（low pressure chemical vapor deposition）法とPECVD（plasma enhanced chemical vapor deposition）法で蒸着する方式がある。
【０００９】
なお、前記CVDでルテニウム膜を蒸着する場合は、その下部層がキャップオキシド膜（７ａ）では蒸着率が遅く、ルテニウム膜の表面が不良であるため、実際の工程に適用するのは非常に困難である。
【００１０】
一方、前記PECVD法でルテニウム膜を蒸着する場合、膜質自体は優れるがステップカバーリッジ、即ち蒸着状態が不良であり、キャパシタの製造方法には適さない。
【００１１】
さらに、LPCVD法でルテニウム膜を蒸着する場合はステップカバーリッジが優れるが、膜質自体はPECVD法と比較して劣る。
【００１２】
この結果、従来の方法では、PVD方法でルテニウム膜を蒸着したあと、CVD法でルテニウム膜を再蒸着し、蒸着率及びルテニウム膜（８）の膜質を改善する。
【００１３】
その次に、図２に示したように前記下部電極用ルテニウム膜を化学的機械研磨した後、キャップオキシドを除去してシリンダ構造形の下部電極であるルテニウム膜（８ａ）を形成し、前記シリンダ構造のルテニウム膜（８ａ）上に誘電率の優れたTaON薄膜（９）を形成し、前記TaON薄膜（９）上に上部電極（１０）を形成して半導体メモリ素子のキャパシタを形成する。しかし、従来の半導体素子のキャパシタ製造方法には次のような問題点がある。
【００１４】
前記下部電極としてルテニウム膜が蒸着される時に、PVD方法でルテニウム膜を蒸着した後、CVD法で再びルテニウム膜を蒸着して蒸着率及び膜質を改善することができるが、前記のような方法はインシチュー（in−situ）にて蒸着することができず、チャンバーからチャンバーへの移送中に不純物がウェーハ表面に付着する問題点があった。
【００１５】
【発明が解決しようとする課題】
ここに、本発明は前記の問題点を解決するため考案されたものであり、下部電極の膜質を改善させることができる半導体素子のキャパシタ製造方法を提供することを目的とする。
【００１６】
さらに、本発明の他の目的はキャパシタの高い静電容量と低い漏洩電流を同時に確保することができる半導体素子のキャパシタ製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明者らは鋭意研究を重ねた結果、下部電極用ルテニウム膜蒸着時にLPCVD、PECVDの順にルテニウムを蒸着することにより、前記目的を達成できることを見出した。
【００１８】
即ち、本発明は、半導体基板上部に、をLPCVD法及びこれに連続するPECVD法を利用して、下部電極用ルテニウム膜をインシチューに連続形成する段階；前記下部電極上に非晶質TaON薄膜を形成する段階；前記非晶質TaON薄膜を熱工程により結晶化する段階；及び前記結晶化したTaON薄膜上に上部電極用金属膜を形成する段階；を含んでなることを特徴とする。
【００１９】
さらに、本発明は、半導体基板上部に、LPCVD法及びこれに連続するPECVD法を利用して、下部電極用ルテニウム膜をインシチューに連続形成する段階；前記下部電極上に非晶質TaON薄膜を形成する段階；前記非晶質TaON薄膜をプラズマ処理する段階；前記非晶質TaON薄膜をRTPによる熱工程により結晶化する段階；及び前記結晶化したTaON薄膜上に上部電極を形成する段階；を含んでなることを特徴とする。
【００２０】
【実施例】
以下、本発明に係る半導体素子のキャパシタ製造方法を添付の図面を参照しながら詳しく説明する。図３乃至図６は、本発明の半導体素子のキャパシタ製造方法に関する断面図である。
【００２１】
本発明に係るキャパシタ製造方法は、図３に示したように、先ずモストランジスタ（未図示）が備えられた半導体基板（未図示）上にモストランジスタの接合領域のうち何れか一つを露出させるコンタクトホール（未図示）を有する層間絶縁膜（１４）を形成する。
【００２２】
その次に、前記層間絶縁膜（１４）のコンタクトホール（未図示）上にプラグ用ポリシリコン膜を蒸着した後、前記ポリシリコン膜の表面をHF溶液やバッファオキシドエッチング剤を利用してエッチバックを行うことにより自然酸化膜を除去する。
【００２３】
次いで、前記エッチバックされたポリシリコン膜（１５）上部にバリヤー金属膜（１６）のTi／TiN膜を蒸着してコンタクトホール（未図示）を埋め込み、前記層間絶縁膜（１４）が露出するまで化学的機械研磨工程を行った後、その結果物上部にキャップオキシド膜を蒸着する。
【００２４】
その次に、シリンダ形キャパシタ予備領域を規定し、前記所定の層間絶縁膜（１４）とバリヤー金属膜（１６）が露出するようパターニングされたキャップオキシド膜（１７ａ）を形成する。
【００２５】
次いで、図４に示したように、前記パターニングされたキャップオキシド膜（１７ａ）上部に下部電極（１８）用ルテニウム膜を蒸着する。このとき、前記ルテニウム膜の蒸着は二つの段階で連続的に蒸着するが、第１段階はLPCVD法で蒸着し、第２段階はインシチューにPECVD法で蒸着する。
【００２６】
さらに、前記LPCVD法のルテニウム蒸着は原料物質のトリス（２,４−オクタンジオナト（octanedionato））ルテニウムを気相状態で使用し、半導体基板の温度を３００〜４５０℃、好ましくは２００℃〜３５０℃に維持し、反応ガスにＯ2を数十〜数百sccmの流量及び反応炉の圧力を数mTorr〜数Torrに維持してルテニウム膜を蒸着する。その際、反応ガスの流量は、好ましくは２０〜８５０sccm、さらに好ましくは３０〜８００sccmである。反応炉の圧力は、好ましくは３mTorr〜８．５Torr、さらに好ましくは４mTorr〜８Torrである。
【００２７】
次に連続して、プラズマを利用したPECVD法でルテニウム膜をインシチューに蒸着する。このとき、Ｒ.Ｆ.POWERは、５０〜４００ワット、好ましくは１００〜３００ワットに維持する。前記パワー印加時は、サブヒーターのグラウンドとシャワーヘッドの電極とに印加することが好ましい。また、圧力は１mTorr〜９Torr、好ましくは３mTorr〜８Torrである。
【００２８】
前記ルテニウム膜の膜厚は、望ましくは、１００〜５００Å、さらに望ましくは１３０〜４７０Åである。
【００２９】
次いで、図５に示したように、前記下部電極用ルテニウム膜（１８）を化学機械研磨した後、キャップオキシド膜を除去してシリンダ構造形の下部電極（１８ａ）を形成する。
【００３０】
その次に、前記シリンダ構造の下部電極（１８ａ）上部に誘電率の優れた非晶質TaON薄膜（１９）を形成する。このとき、前記非晶質TaON薄膜（１９）は化学気相蒸着方式、例えばLPCVD法により形成する。ここで、原料物質のタンタルエチレート（Ta(OC2H5)5）を１７０〜１９０℃に維持される気化器で気化させてTa化学蒸気を得、０．１乃至１．２Torrの圧力及び３００乃至４００℃の温度を維持し、NH3ガスが供給されるLPCVDチャンバー内で、１０〜１０００sccm流量のNH3と前記Ta化学蒸気との反応により前記TaON薄膜を形成することが好ましい。LPCVDチャンバ内の好ましい圧力は、０．１３Torr〜１．１５Torr、さらに好ましくは０．１５〜１．１Torrであり、好ましい温度は３３０〜３８０℃であり、好ましいＮＨ3ガスの流量は２０〜９００sccm、さらに好ましくは３５０〜８６０sccmである。
【００３１】
次いで、キャパシタの電気的特性を考慮して後続熱工程で、300〜500℃でＮ2Ｏプラズマ又はUV／Ｏ3処理を進める。
【００３２】
その次に、図６に示したように、前記非晶質TaON薄膜（１９）を４５０〜７００℃、好ましくは500〜650℃でＮ2ガスとＯ2を利用してRTP工程を行い結晶化したTaON薄膜（１９ａ）を形成する。前記TaON薄膜（１９ａ）上に上部電極（２０）として好ましくは金属膜であるルテニウム膜又はTiN膜を蒸着してキャパシタ製造を完成する。
【００３３】
【発明の効果】
上記のとおり、本発明は下部電極としてのルテニウム膜の蒸着時に二つの段階の方法、即ち第１段階のLPCVD法でルテニウムを蒸着し、インシチューに連続して第２段階のプラズマを利用したPECVD法でルテニウムを蒸着する方式で工程を進める。これにより、ルテニウム膜の蒸着時に蒸着率を増加させることができ、またルテニウム膜質を改善することあできるため、TaONキャパシタの高い静電容量と低い漏洩電流を同時に得ることが可能である。
【図面の簡単な説明】
【図１】図１は、従来の半導体メモリ素子のキャパシタ製造方法を説明するための断面図である。
【図２】図２は、従来の半導体メモリ素子のキャパシタ製造方法を説明するための断面図である。
【図３】図３は、本発明の半導体メモリ素子のキャパシタ製造方法を説明するための断面図である。
【図４】図４は、本発明の半導体メモリ素子のキャパシタ製造方法を説明するための断面図である。
【図５】図５は、本発明の半導体メモリ素子のキャパシタ製造方法を説明するための断面図である。
【図６】図６は、本発明の半導体メモリ素子のキャパシタ製造方法を説明するための断面図である。
【符号の説明】
４，１４：層間絶縁膜
５，１５：ポリシリコン膜
６，１６：バリヤー金属層
７，１７：キャップオキシド膜
７ａ，１７ａ：パターニングされたキャップオキシド膜
８，１８：下部電極
８ａ，１８ａ：シリンダ構造形下部電極
９，１９：非晶質TaON薄膜
１９ａ：結晶化TaON薄膜
１０，２０：上部電極

Claims (12)

  1. 半導体基板上部に、LPCVD法及びこれに連続するPECVD法を利用して、下部電極用ルテニウム膜をインシチューに連続形成する段階；
    前記下部電極上に非晶質TaON薄膜を形成する段階；
    前記非晶質TaON薄膜を熱工程により結晶化する段階；及び
    前記結晶化したTaON薄膜上に上部電極を形成する段階；
    を含んでなることを特徴とする半導体素子のキャパシタ製造方法。
  2. 前記LPCVD法において、下部電極のルテニウム膜の蒸着時、化学式Ｒｕ（Ｃ ８ Ｈ １３ Ｏ ２ ） ３ で表される原料物質のトリス（２，４−オクタンジオナト）ルテニウムを気相状態で使用し、半導体基板の温度を２００℃〜３５０℃に維持し、反応ガスとしてのＯ2を１０〜９００sccmの流量に維持し、反応炉の圧力を１mTorr〜９Torrに維持してルテニウム膜を一部蒸着することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  3. 前記非晶質TaON薄膜を形成する段階は、原料物質のタンタルエチルレートを１７０〜１９０℃に維持される気化器で気化させてTa化学蒸気を得、０．１乃至１．２Torrの圧力及び３００乃至４００℃の温度を維持しNH3ガスが供給されるLPCVDチャンバー内で、１０〜１０００sccm流量のNH3と前記Ta化学蒸気との反応によるLPCVD法であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  4. 前記非晶質TaON薄膜を熱工程により結晶化する段階前に、３００〜５００℃でＮ2Ｏプラズマ又はUV／Ｏ3処理することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  5. 前記非晶質TaON薄膜を熱工程により結晶化する段階において、５００〜６５０℃でＮ2ガスとＯ2を利用してRTP工程を行うことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  6. 前記結晶化したTaON薄膜上に上部電極を形成する段階は、上部電極としてルテニウム膜又はTiN膜を蒸着することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
  7. 半導体基板上部に、LPCVD法及びこれに連続するPECVD法を利用して、下部電極用ルテニウム膜をインシチューに連続形成する段階；
    前記下部電極上に非晶質TaON薄膜を形成する段階；
    前記非晶質TaON薄膜をプラズマ処理する段階；
    前記非晶質TaON薄膜をRTPによる熱工程により結晶化する段階；及び
    前記結晶化したTaON薄膜上に上部電極を形成する段階；
    を含んでなることを特徴とする半導体素子のキャパシタ製造方法。
  8. 前記LPCVD法において、下部電極のルテニウム膜の蒸着時、化学式Ｒｕ（Ｃ ８ Ｈ １３ Ｏ ２ ） ３ で表される原料物質のトリス（２，４−オクタンジオナト）ルテニウムを気相状態で使用し、半導体基板の温度を２００℃〜３５０℃に維持し、反応ガスとしてのＯ2を１０〜９００sccmの流量に維持し、反応炉の圧力を１mTorr〜９Torrに維持してルテニウム膜を一部蒸着することを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
  9. 前記非晶質TaON薄膜を形成する段階は、原料物質のタンタルエチルレートを１７０〜１９０℃に維持される気化器で気化させてTa化学蒸気を得、０．１乃至１．２Torrの圧力及び３００乃至４００℃の温度を維持しNH3ガスが供給されるLPCVDチャンバー内で、１０〜１０００sccm流量のNH3前記Ta化学蒸気との反応によるLPCVD法であることを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
  10. 前記非晶質TaON薄膜をプラズマ処理する段階は、３００〜５００℃でＮ2Ｏプラズマ又はUV／Ｏ3処理することを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
  11. 前記非晶質TaON薄膜をRTPによる熱工程により結晶化する段階において、RTP工程は５００〜６５０℃でＮ2ガスとＯ2を利用して行うことを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
  12. 前記結晶化したTaON薄膜上に上部電極を形成する段階は、上部電極としてルテニウム膜又はTiN膜を蒸着することを特徴とする請求項７記載の半導体素子のキャパシタ製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618682B1 (ko) * 2000-06-01 2006-09-06 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
KR100587047B1 (ko) * 2000-06-01 2006-06-07 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
KR100464938B1 (ko) * 2000-12-22 2005-01-05 주식회사 하이닉스반도체 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법
KR100418580B1 (ko) * 2001-06-12 2004-02-21 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100417859B1 (ko) * 2001-09-13 2004-02-05 주식회사 하이닉스반도체 캐패시터 형성방법
KR100417860B1 (ko) * 2001-09-13 2004-02-05 주식회사 하이닉스반도체 캐패시터 형성방법
KR100440073B1 (ko) * 2001-12-10 2004-07-14 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100408725B1 (ko) * 2001-12-10 2003-12-11 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100450470B1 (ko) * 2001-12-20 2004-10-01 주성엔지니어링(주) 플라즈마 도움을 받는 Ｒｕ 박막형성방법
KR100478480B1 (ko) * 2002-07-30 2005-03-28 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
KR20050070939A (ko) * 2003-12-31 2005-07-07 동부아남반도체 주식회사 반도체 소자의 캐패시터 및 그 제조방법
KR100668957B1 (ko) * 2003-12-31 2007-01-12 동부일렉트로닉스 주식회사 엠아이엠 캐패시터 제조 방법
KR100669655B1 (ko) * 2003-12-31 2007-01-15 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 및 그 제조방법
KR100613281B1 (ko) * 2004-06-07 2006-08-22 동부일렉트로닉스 주식회사 박막 커패시터의 제조 방법
US8319313B1 (en) 2004-10-26 2012-11-27 Marvell Israel (M.I.S.L) Ltd. Circuits, systems, and methods for reducing effects of cross talk in I/O lines and wire bonds
US7456655B1 (en) 2005-05-16 2008-11-25 Marvell Israel (Misl) Ltd. System and process for overcoming wire-bond originated cross-talk
US9306162B2 (en) * 2014-01-04 2016-04-05 Sony Corporation Interfacial cap for electrode contacts in memory cell arrays
KR102253595B1 (ko) * 2015-01-06 2021-05-20 삼성전자주식회사 캐패시터를 포함하는 반도체 소자 및 그 제조방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5840897A (en) * 1990-07-06 1998-11-24 Advanced Technology Materials, Inc. Metal complex source reagents for chemical vapor deposition
JP3319138B2 (ja) * 1994-03-17 2002-08-26 ソニー株式会社 タンタルを含む高誘電体膜の形成方法
KR950034588A (ko) * 1994-03-17 1995-12-28 오가 노리오 탄탈계 고유전체재료 및 고유전체막의 형성방법 및 반도체장치
CN1054702C (zh) * 1995-06-26 2000-07-19 现代电子产业株式会社 制造半导体器件电容器的方法
KR100330572B1 (ko) * 1995-06-30 2002-11-23 주식회사 하이닉스반도체 반도체소자의캐패시터형성방법
KR0159013B1 (ko) * 1995-06-26 1998-12-01 김주용 반도체소자의 캐패시터 형성방법
KR970030818A (ko) * 1995-11-06 1997-06-26 김주용 반도체 소자의 캐패시터 제조방법
US5879985A (en) * 1997-03-26 1999-03-09 International Business Machines Corporation Crown capacitor using a tapered etch of a damascene lower electrode
GB2326279B (en) * 1997-06-11 2002-07-31 Hyundai Electronics Ind Method of forming a capacitor of a semiconductor device
JPH1174487A (ja) * 1997-06-30 1999-03-16 Fujitsu Ltd 半導体装置及びその製造方法
JP3112073B2 (ja) * 1997-11-13 2000-11-27 日本電気株式会社 半導体装置の製造方法
JPH11354751A (ja) * 1998-06-04 1999-12-24 Toshiba Corp 半導体装置，半導体装置の製造方法および半導体製造装置
JP2000058529A (ja) * 1998-08-12 2000-02-25 Hitachi Electron Eng Co Ltd 化学気相成長装置及び半導体デバイスの製造方法
KR100389913B1 (ko) * 1999-12-23 2003-07-04 삼성전자주식회사 공정조건을 변화시키면서 화학기상 증착법으로 루테늄막을형성하는 방법 및 그에 의해 형성된 루테늄막
KR100367404B1 (ko) * 1999-12-31 2003-01-10 주식회사 하이닉스반도체 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100415516B1 (ko) * 2000-06-28 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100414948B1 (ko) * 2000-06-30 2004-01-14 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

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