KR20050070939A - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판 상에 평면 구조로 형성된 제 1 하부 전극;과, 상기 제 1 하부 전극 상에 키읔(ㅋ)자 형상의 대칭 구조를 갖도록 형성된 제 2 하부 전극;과, 상기 제 1 및 제 2 하부 전극의 표면 상에 순차적으로 형성된 유전막 및 상부 전극을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 및 그 제조방법{Capacitor of semiconductor device and its fabricating method}
본 발명은 반도체 소자의 캐패시터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법에 관한 것이다.
모스 트랜지스터와 캐패시터로 구성되는 단위 셀에 있어서 소자의 특성은 캐패시터의 정전 용량에 큰 영향을 받는다. 최근, 반도체 소자가 고집적화됨에 따라 소자 내에서 캐패시터가 차지하는 면적 역시 축소되고 있어, 적은 면적 내에서 큰 정전 용량을 갖는 캐패시터가 요구되고 있다.
캐패시터의 정전 용량을 향상시키기 위해 고려될 수 있는 방법은 캐패시터의 유효면적을 증가시키는 방법, 상부 전극과 하부 전극 사이에 위치하는 유전막을 박막화하는 방법, 유전율이 높은 재료로 유전막을 형성하는 방법 등이 있다.
상기 세 가지 방법 중, 유전막을 박막화하는 것은 반도체 소자의 신뢰성을 저하시키는 문제가 있으며, 유전율이 높은 재료로 유전막을 형성하는 것은 새로운 캐패시터의 제조 공정을 개발해야 하는 부담이 있다. 이에 따라, 캐패시터의 유효면적을 증가시켜 정전 용량을 향상시키는 방법에 연구가 집중되고 있다.
한편, 종래의 통상적인 캐패시터의 구조를 살펴보면 다음과 같다.
도 1에 도시한 바와 같이, 종래의 캐패시터는 반도체 기판 상에 하부 전극(102), 유전막(104), 상부 전극(105)이 순차적으로 형성되어 있는 구조를 갖고 있다. 이와 같은 종래의 캐패시터 구조는 하부 전극(102)이 평면 구조를 갖게 되어 반도체 소자의 설계 룰이 미세화에 비례하여 하부 전극의 면적이 줄어들게 된다. 따라서, 미세 소자에서 정전 용량을 극대화하기에 한계가 노출되는 문제점이 있다. 참고로, 미설명부호 103은 층간절연막이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 캐패시터의 하부 전극의 유효면적을 증가시켜 캐패시터의 정전 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판 상에 평면 구조로 형성된 제 1 하부 전극;과, 상기 제 1 하부 전극 상에 키읔(ㅋ)자 형상의 대칭 구조를 갖도록 형성된 제 2 하부 전극;과, 상기 제 1 및 제 2 하부 전극의 표면 상에 순차적으로 형성된 유전막 및 상부 전극을 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판 상에 층간절연막을 형성하는 단계;와, 상기 층간절연막 상에 평면 구조를 갖는 제 1 하부 전극을 형성하는 단계;와, 상기 제 1 하부 전극을 포함한 기판 전면 상에 제 1 희생 산화막, 제 2 금속층 및 제 2 희생 산화막을 순차적으로 적층하는 단계;와, 상기 제 1 하부 전극의 중앙 부위를 노출하도록 상기 제 2 희생 산화막, 제 2 금속층 및 제 1 희생 산화막의 소정 부위를 식각하여 제거하여 트렌치를 형성하는 단계;와, 상기 제 1 하부 전극 및 상기 제 2 희생 산화막을 포함한 기판 전면 상에 제 3 금속층을 적층하는 단계;와, 상기 제 1 하부 전극이 노출되도록 제 3 금속층, 제 2 희생 산화막, 제 2 금속층 및 제 1 희생 산화막을 선택적으로 식각하는 단계;와, 상기 잔존하는 제 1 및 제 2 희생 산화막을 제거하여 상기 제 2 금속층 및 제 3 금속층으로 구성되는 제 2 하부 전극을 형성하는 단계;와, 상기 제 1 하부 전극 및 제 2 하부 전극의 표면 상에 유전막 및 상부 전극을 위한 제 4 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 잔존하는 제 1 및 제 2 희생 산화막의 제거는 습식 식각을 이용하여 제거할 수 있다.
바람직하게는, 상기 유전막 및 상부 전극을 위한 제 4 금속층의 형성은 화학기상증착 공정을 이용할 수 있다.
본 발명의 특징에 따르면, 표면적이 큰 소정의 형상으로 하부 전극을 형성함으로써 유전막과 접촉하는 면적, 즉 유효 면적을 증대시켜 캐패시터의 정전 용량을 극대화할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 및 그 제조방법을 상세히 설명하기로 한다. 도 2는 본 발명에 따른 반도체 소자의 캐패시터의 구조 단면도이고, 도 3a 내지 3e는 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2에 도시한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터는 하부 전극, 유전막 및 상부 전극으로 구성된다. 상기 하부 전극은 선반 형상을 갖는데 구체적으로, 상기 하부 전극은 평면 구조를 갖는 제 1 하부 전극(203)과, 상기 제 1 하부 전극(203) 상에 형성된 키읔(ㅋ)자 형상의 제 2 하부 전극(210)으로 구성된다. 여기서, 상기 제 1 하부 전극(203)은 알루미늄(Al) 금속층과 Ti/TiN의 적층 구조로 형성될 수 있으며, 상기 제 2 하부 전극(210)은 Ti/TiN으로 구성할 수 있다. 한편, 상기 유전막 및 상부 전극은 상기 제 1 하부 전극(203)의 표면 및 상기 제 2 하부 전극(210)의 표면 상에 소정 두께로 순차적으로 적층되어 있다.
이와 같이 본 발명에 따른 반도체 소자의 캐패시터는 하부 전극을 구성하는 제 2 하부 전극(210)이 키읔(ㅋ)자 형상을 갖고 그 둘레를 따라 유전막(211) 및 상부 전극이 형성됨에 따라 상기 제 2 하부 전극(210)의 표면적만큼 유전막(211)과 접촉하는 유효 면적이 늘어나게 되어 캐패시터의 정전 용량을 증대시킬 수 있게 된다.
이와 같은 구성을 갖는 본 발명의 반도체 소자의 캐패시터의 제조방법을 설명하면 다음과 같다. 먼저, 도 3a에 도시한 바와 같이 반도체 기판(201) 상에 층간절연막(202)을 적층한다. 상기 층간절연막(202)은 BPSG(Boro Phosphorous Silicate Glass) 등과 같은 통상의 산화막으로 형성할 수 있다. 도면에 도시하지 않았지만, 상기 층간절연막(202) 하부의 액티브 영역에는 모스 트랜지스터 등의 소자가 형성되어 있다.
이어, 상기 층간절연막(202) 상에 제 1 금속층을 1000∼1500Å의 두께로 적층한 다음, 포토리소그래피 공정 및 식각 공정을 통해 상기 제 1 금속층을 선택적으로 패터닝하여 평면 구조의 제 1 하부 전극(203)을 형성한다. 여기서, 상기 제 1 하부 전극(203) 형성용으로 사용되는 금속층은 알루미늄(Al) 또는 알루미늄-구리(Al-Cu)가 바람직하며, 그 이외에 후속의 공정으로 형성되는 유전막(211)과 반응성이 약하고 일함수가 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 등과 같은 금속이 사용될 수 있다. 또한, 도면에 도시하지 않았지만 상기 제 1 금속층 상에 Ti층 또는 Ti/TiN의 이중층으로 구성되는 장벽금속층을 적층할 수도 있다.
이와 같은 상태에서, 제 1 희생 산화막(204), 제 2 금속층(205) 및 제 2 희생 산화막(206)을 순차적으로 적층한다. 여기서, 상기 제 2 금속층(205)은 Ti의 단일층 또는 Ti/TiN의 이중층으로 형성할 수 있다. Ti/TiN의 이중층으로 형성하는 경우, 이온 금속 플라즈마(Ionized Metal Plasma, 이하 IMP로 칭함) 방법 또는 콜리메이터(Collimator) 스퍼터링 방법에 의한 Ti층 증착과 금속유기화학기상증착(Metal Organic Chemical Vapor Deposition, 이하 MOCVD라 칭함) 방법에 의한 TiN 증착을 순차적으로 수행한다.
그런 다음, 상기 제 2 희생 산화막(206) 상에 감광막을 도포한 다음, 포토리소그래피 공정을 통해 선택적으로 패터닝하여 소정의 제 1 감광막 패턴(207)을 형성한다. 상기 제 1 감광막 패턴(207)에 의해 노출되는 부위는 제 1 하부 전극(203)의 중앙 부위에 해당한다.
이와 같은 상태에서, 도 3b에 도시한 바와 같이 상기 제 1 감광막 패턴(207)을 식각 마스크로 이용하여 노출된 제 2 희생 산화막(206), 제 2 금속층(205) 및 제 1 희생 산화막(204)을 순차적으로 식각, 제거하여 상기 제 1 하부 전극(203)을 노출시키는 트렌치를 형성한다. 그런 다음, 상기 제 1 하부 전극(203) 및 제 2 희생 산화막(206)을 포함한 기판(201) 전면 상에 제 3 금속층(208)을 형성한다. 이 때, 상기 제 3 금속층(208)은 상기 제 2 금속층(205)과 마찬가지로 Ti층 또는 Ti/TiN의 이중층으로 구성할 수 있다.
상기 제 3 금속층(208)이 형성된 상태에서, 도 3c에 도시한 바와 같이 상기 제 3 금속층(208)을 포함한 기판(201) 전면 상에 감광막을 도포한 다음, 선택적으로 패터닝하여 제 2 하부 전극(210) 영역을 정의하는 제 2 감광막 패턴(209)을 형성한다. 이어, 상기 제 2 감광막 패턴(209)을 식각 마스크로 이용하여 상기 노출된 제 3 금속층(208), 제 2 희생 산화막(206), 제 2 금속층(205) 및 제 1 희생 산화막(204)을 식각, 제거하여 상기 제 1 하부 전극(203)을 노출시킨다. 그런 다음, 도 3d에 도시한 바와 같이 상기 제 1 및 제 2 희생 산화막(204)(206)을 습식 식각을 통해 제거하면 키읔(ㅋ)자 형상의 제 2 하부 전극(210)이 대칭적으로 형성된다. 이에 따라, 상기 제 1 하부 전극(203)과 제 2 하부 전극(210)으로 이루어지는 캐패시터의 하부 전극이 완성된다. 여기서, 상기 제 2 하부 전극(210)은 상기 제 2 금속층(205a)과 제 3 금속층(208a)으로 구성된다.
이와 같은 상태에서, 도 3e에 도시한 바와 같이 상기 제 1 및 제 2 하부 전극(203)(210)으로 구성되는 하부 전극 상에 정확히는 상기 하부 전극의 표면 상에 화학기상증착 공정을 이용하여 유전막(211)을 적층한다. 상기 유전막(211)은 유전율이 높은 재료 예를 들어, 질화막을 사용할 수 있다. 이 때, 상기 유전막(211)은 상기 제 1 하부 전극(203) 표면 상에는 물론, 상기 키읔(ㅋ)자 형상의 제 2 하부 전극(210)의 둘레를 따라 형성되어 결과적으로 상기 하부 전극과 유전막(211)이 접촉하는 유효 면적이 늘어나게 된다.
그런 다음, 상기 유전막(211) 상에 재차 화학기상증착 공정을 이용하여 상부 전극(212) 형성을 위한 제 4 금속층을 적층한다. 상기 제 4 금속층은 상기 제 1 하부 전극(203) 형성 물질에 상응하는 도전층을 사용할 수 있다. 이어, 상기 유전막(211) 및 제 4 금속층을 특정 영역에만 잔존하도록 선택적으로 패터닝하여 유전막(211) 및 상부 전극(212)을 완성하면 본 발명에 따른 반도체 소자의 캐패시터의 제조방법은 완료된다.
본 발명에 따른 반도체 소자의 캐패시터 및 그 제조방법은 다음과 같은 효과가 있다.
표면적이 큰 소정의 형상으로 하부 전극을 형성함으로써 유전막과 접촉하는 면적, 즉 유효 면적을 증대시켜 캐패시터의 정전 용량을 극대화할 수 있게 된다.
도 1은 종래 기술에 따른 반도체 소자의 캐패시터의 구조 단면도.
도 2는 본 발명에 따른 반도체 소자의 캐패시터의 구조 단면도.
도 3a 내지 3e는 본 발명에 따른 반도체 소자의 캐패시터의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 202 : 층간절연막
203 : 제 1 하부 전극 205a : 제 2 금속층
208a : 제 3 금속층 210 : 제 2 하부 전극
211 : 유전막 212 : 상부 전극

Claims (4)

  1. 반도체 기판 상에 평면 구조로 형성된 제 1 하부 전극;
    상기 제 1 하부 전극 상에 키읔(ㅋ)자 형상의 대칭 구조를 갖도록 형성된 제 2 하부 전극;
    상기 제 1 및 제 2 하부 전극의 표면 상에 순차적으로 형성된 유전막 및 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터.
  2. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 평면 구조를 갖는 제 1 하부 전극을 형성하는 단계;
    상기 제 1 하부 전극을 포함한 기판 전면 상에 제 1 희생 산화막, 제 2 금속층 및 제 2 희생 산화막을 순차적으로 적층하는 단계;
    상기 제 1 하부 전극의 중앙 부위를 노출하도록 상기 제 2 희생 산화막, 제 2 금속층 및 제 1 희생 산화막의 소정 부위를 식각하여 제거하여 트렌치를 형성하는 단계;
    상기 제 1 하부 전극 및 상기 제 2 희생 산화막을 포함한 기판 전면 상에 제 3 금속층을 적층하는 단계;
    상기 제 1 하부 전극이 노출되도록 제 3 금속층, 제 2 희생 산화막, 제 2 금속층 및 제 1 희생 산화막을 선택적으로 식각하는 단계;
    상기 잔존하는 제 1 및 제 2 희생 산화막을 제거하여 상기 제 2 금속층 및 제 3 금속층으로 구성되는 제 2 하부 전극을 형성하는 단계;
    상기 제 1 하부 전극 및 제 2 하부 전극의 표면 상에 유전막 및 상부 전극을 위한 제 4 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 2 항에 있어서, 상기 잔존하는 제 1 및 제 2 희생 산화막의 제거는 습식 식각을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 2 항에 있어서, 상기 유전막 및 상부 전극을 위한 제 4 금속층의 형성은 화학기상증착 공정을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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