KR100226487B1 - 커패시터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 커패시터 및 그의 제조방법에 관한 것으로서 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판과, 상기 반도체기판 상에 상기 불순물영역을 노출시키는 접촉홀을 가지며 접촉홀의 주위의 소정 부분이 돌출되어 측면를 갖도록 형성된 층간절연막과, 상기 불순물영역과 접촉되도록 접촉홀을 채우는 플러그와, 상기 층간절연층의 돌출된 부분 상에 상기 플러그와 접촉되게 형성된 확산방지층과, 상기 확산방지층 상에 형성된 제 1 하부전극과, 상기 층간절연층의 식각된 측면과 확산방지층 및 제 1 하부전극의 측면에 측벽 형상으로 상기 제 1 하부전극과 접촉되게 형성된 제 2 하부전극과, 상기 제 1 및 제 2 하부전극의 표면에 형성된 유전막과, 상기 유전막 상에 형성된 상부전극을 포함한다. 따라서, 스토리지전극의 표면적을 증가시키므로 정전 용량을 증가시킬 수 있다.
Description
제1도는 본 발명의 일 실시예에 따른 커패시터의 단면도.
제2도는 본 발명의 다른 실시예에 따른 커패시터의 단면도.
제3도는 본 발명의 또 다른 실시예에 따른 커패시터의 단면도.
제4a도 내지 제4c도는 제1도에 도시된 커패시터의 제조공정도.
제5a도 내지 제5b도는 제2도에 도시된 커패시터의 제조공정도.
도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 13 : 게이트 산화막
15 : 게이트 17 : 캡산화막
19 : 측벽 21 : 불순물영역
23 : 층간절연층 25 : 접촉홀
27 : 플러그 29 : 확산방지층
31 : 제 1 하부전극 33 : 제 2 하부전극
35 : 유전막 37 : 상부전극
본 발명은 반도체장치의 커패시터 및 그의 제조방법에 관한 것으로서, 특히, 고집적 반도체장치에서 축전 용량을 증가시키기 위해 고유전 물질로 이루어진 유전체를 갖는 커패시터 및 그의 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다. 그러나, 적층 커패시터 또는 트렌치 커패시터는 제조 공정이 복잡하여 유전체의 표면적을 증가시키는 데 한계가 있다.
그러므로, 커패시터의 유전체를 산화탄탈륨(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)TiO3) 등의 고유전 물질로 유전체를 형성하여 축전 용량을 증가시키는 방법이 개발되었다.
종래의 고유전 물질로 유전체를 형성하는 기술이 'High dielectric constant capacitor and method of manufacture'라는 명칭으로 미합중국 특허 제 5,335,138호에 개시되어 있다.
상기 미합중국 특허 제 5,335,138호에 개시된 종래 기술에 따른 커패시터는 트랜지스터가 형성된 기판 상에 층간절연층을 형성하고, 이 층간절연층에 기판을 노출시키는 접촉홀을 형성한다. 그리고, 접촉홀 내에 불순물이 도핑된 다결정실리콘을 채워 플러그를 형성한다. 층간절연층과 플러그 상에 백금(Pt), 탄탈륨(ta) 또는 질화티타늄(TiN)등의 물질로 이루어진 확산방지층을 형성하고, 이 확산방지층 상에 하부 전극을 형성한다. 그리고, 하부전극과 확산방지층이 접촉홀 주위의 층간절연층과 플러그 상에 잔류하도록 패터닝하고, 이 패터닝된 확산방지층 및 하부전극의 측면에 확산방지막의 측벽을 산화되는 것과 날카로운 모서리에 의해 전계가 집중되는 것을 방지하기 위해 도전물질 또는 절연물질로 측벽을 형성한다. 그 다음, 상술한 구조의 전 표면에 산화탄탈늄(Ta2O5), PZT(Pb(ZrTi)O3) 또는, BST((Ba Sr)TiO3) 등의 고유전 물질을 증착하여 유전막을 형성하고, 이 유전막 상에 상부전극을 형성한다.
그러나, 상술한 종래의 커패시터는 유전막이 하부전극의 상부 표면에만 형성되므로 유전막의 면적을 증가시키기 어려우므로 충분한 정전 용량을 얻기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 유전막의 면적을 증가시켜 정전 용량을 증가시킬 수 있는 커패시터를 제공함에 있다.
본 발명의 다른 목적은 층간절연층을 식각하고 이 식각된 측면에 하부 전극을 형성하므로써 유전막의 면적을 증가시킬 수 있는 커패시터의 제조방법을 제공함에 있었다.
상기 목적을 달성하기 위한 본 발명에 따른 커패시터는 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판과, 상기 반도체기판 상에 상기 불순물영역을 노출시키는 접촉홀을 가지며 접촉홀의 주위의 소정 부분이 돌출되어 측면를 갖도록 형성된 층간절연막과, 상기 불순물영역과 접촉되도록 접촉홀을 채우는 플러그와, 상기 층간절연층의 돌출된 부분 상에 상기 플러그와 접촉되게 형성된 확산방지층과, 상기 확산방지층 상에 형성된 제 1 하부전극과, 상기 층간절연층의 식각된 측면과 확산방지층 및 제 1 하부전극의 측면에 측벽 형상으로 상기 제 1 하부전극과 접촉되게 형성된 제 2 하부전극과, 상기 제 1 및 제 2 하부전극의 표면에 형성된 유전막과, 상기 유전막 상에 형성된 상부전극을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 상기 불순물영역을 노출시키는 접촉홀을 갖는 층간절연층을 형성하는 공정과, 상기 접촉홀 내에 상기 불순물영역과 접촉되도록 플러그를 형성하는 공정과, 상기 층간절연층 상에 상기 플러그와 접촉되는 확산방지층과, 상기 확산방지층 상에 제 1 하부전극을 순차적으로 형성하는 공정과, 상기 제 1 하부전극 및 확산방지층을 플러그를 포함하는 주위와 대응하는 부분이 남도록 패터닝하고 상기 잔류하는 확산방지층의 하부의 층간절연층이 돌출되게 남아 측면을 갖도록 식각하는 공정과, 상기 층간절연층의 노출된 측면과, 확산방지층 및 제 1 하부전극의 측면에 측벽 형상의 제 2 하부전극을 형성하는 공정과, 상기 제 1 및 제 2 하부전극의 표면에 유전막을 형성하고 상기 유전막 상에 상부전극을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 1 도는 본 발명의 일 실시예에 따른 커패시터의 단면도이다.
상기 커패시터는 반도체기판(11) 상의 활성영역에 트랜지스터가 형성된다. 상기 트랜지스터는 반도체기판(11) 상에 게이트산화막(13)을 사이에 두고 형성된 게이트(15)와 소오스 및 드레인영역으로 이용되는 불순물용역(21)을 포함한다. 그리고, 게이트(15) 상에 캡산화막(17)이 형성되고, 게이트(15)와 캡산화막(17)의 측면에 측벽(19)이 형성된다.
상술한 트랜지스터가 형성된 반도체기판(11) 상에 층간절연층(23)이 형성된다. 층간절연층(23)에 불순물영역(21)을 노출시키는 접촉홀(25)이 형성된다. 그리고, 층간절연층(23)은 접촉홀(25)의 주위의 소정 부분이 측면(32)를 갖도록 돌출되게 형성된다. 접촉홀(25) 내부에 불순물이 도핑된 다결정실리콘을 채워 불순물영역(21)과 접촉되는 플러그(27)가 형성된다.
층간절연층(23)의 돌출된 부분과 플러그(27) 상에 텅스텐, 질화탄탈륨, 질화티타늄, 질화텅스텐, 티타늄-텅스텐 합금, 규화티타늄, 규화텅스텐 등으로 이루어진 확산방지층(29)이 형성된다. 그리고, 확산방지층(29) 상에 백금, 루테늄, 이리듐, 산화루테늄, 산화이리듐, 로듐, 산화로듐, 팔라듐, 금 등의 산화되지 않는 금속 또는 산화되어 전도성을 갖는 산화물 중 하나 또는 둘 이상의 물질이 증착되어 제 1 하부전극(31)이 형성된다. 층간절연층(23)의 측멱(32), 확산방지층(29) 및 제 1 하부전극(31)의 측면에 백금 등으로 측벽 형상으로 이루어진 제 2 하부전극(33)이 형성된다. 상기에서 제 1 및 제 2 하부전극(31)(33)은 스토리지전극으로 이용되는 것으로 접촉되어 전기적으로 연결되게 형성된다. 그러므로, 스토리지전극의 표면적이 증가된다.
제 1 및 제 2 하부전극(31)(33)과 층간절연층(23) 표면 상에 산화탄탈륨(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)TiO3) 등의 고유전 물질로 이루어진 유전막(35)이 형성된다. 그리고, 유전막(35)의 표면에 백금 등으로 이루어진 상부전극(37)이 형성된다.
상술한 구조를 갖는 커패시터는 층간절연층(23)을 접촉홀(25)의 주위의 소정 부분이 측면을 갖도록 돌출시키고 이 측면(25)에 제 1 하부전극(31)과 접촉되어 전기적으로 연결되는 제 2 하부전극(33)이 형성되므로 커패시터의 스토리지전극의 표면적이 증가되므로 정전 용량을 증가시킬 수 있다.
제 2 도는 본 발명의 다른 실시예에 따른 커패시터의 단면도이다.
본 발명의 다른 실시예에 따른 커패시터는 제 1 도에 도시된 본 발명의 일 실시예에 따른 커패시터와 플러그(27) 및 확산방지층(29)의 구조를 제외한 나머지 구조는 동일하다. 상기에서 플러그(27)는 접촉홀(25) 내에 상부 표면이 층간절연층(23)의 표면에 비해 함몰되도록 채워져 형성된다. 그리고, 확산방지층(29)은 접촉홀(25) 내에 플러그(27) 상에만 형성된다.
상술한 구조의 커패시터는 확산방지층(29)이 접촉홀(25) 내에 형성되므로 제 1 하부전극(31) 및 층간절연층(23)을 식각하기 용이하다.
제 3 도는 본 발명의 또 다른 실시예에 따른 커패시터의 단면도이다.
본 발명의 또 다른 실시예에 따른 커패시터는 제 2 도에 도시된 본 발명의 다른 실시예에 따른 커패시터와 제 2 하부전극(33)의 구조를 제외한 나머지 구조는 동일하다. 상기에서 제 2 하부전극(33)은 층간절연층(23)의 측면(32)과 제 1 하부전극(31)의 측면 뿐만 아니라 제 1 하부전극(31)의 상부 표면에도 형성된다. 그러므로, 제 1 및 제 2 하부전극(31)(33)으로 이루어진 스토리지전극의 표면적을 증가시킬 수 있다.
제 4a 도 내지 제 4c 도는 제 1 도에 도시된 커패시터의 제조공정도이다.
제 4a 도를 참조하면, 반도체기판(11) 상의 활성영역에 게이트산화막(13)을 사이에 두고 형성된 게이트(15), 캡산화막(17), 측벽(19)과 소오스 및 드레인영역으로 이용되는 불순물영역(21)을 포함하는 트랜지스터를 형성한다. 그리고, 트랜지스터가 형성된 반도체기판(11) 상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 또는 회전도포 등의 방법으로 증착하여 층간절연층(23)을 형성한다. 그 다음, 층간절연층(23)을 포토리쏘그래피 방법으로 불순물영역(21)이 노출되도록 제거하여 접촉홀(25)을 형성한다. 층간절연층(23) 상에 불순물이 도핑된 다결정실리콘을 접촉홀(25)을 채우도록 화학기상증착 방법으로 증착한다. 그리고, 층간절연층(23) 상의 다결정실리콘을 반응성이온식각 또는 화학기계적연마 등의 방법으로 접촉홀(25) 내에만 남도록 에치 백하여 플러그(27)를 형성한다.
제 4b 도를 참조하면, 층간절연층(23) 및 플러그(27) 상에 텅스텐, 질화탄탈륨, 질화티타늄, 질화텅스텐, 티타늄-텅스텐 합금, 규화티타늄, 규화텅스텐 등을 스퍼터링, 진공증착 또는 CVD 등의 방법으로 증착하여 확산방지층(29)을 형성한다. 그리고, 확산방지층(29) 상에 백금, 루테늄, 이리듐, 산화루테늄, 산화이리듐, 로듐, 산화로듐, 팔라듐, 금 등의 산화되지 않는 금속 또는 산화되어 전도성을 갖는 산화물 중 하나 또는 둘 이상의 물질을 스퍼터링, 진공증착 또는 CVD 등의 방법으로 증착하여 제 1 하부전극(31)을 형성한다. 그 다음, 제 1 하부전극(31) 상에 감광막(도시되지 않음)을 도포한 후 노광 및 현상하여 플러그(27)와 이 플러그(27)의 주위와 대응하는 부분을 남기고 나머지 부분에 도포된 것을 제거한다. 감광막을 마스크로 사용하여 제 1 하부전극(31) 및 확산방지층(29)을 이방성식각하여 패터닝한다. 계속해서, 상기 감광막을 제거하지 않고 마스크로 사용하여 층간절연층(23)을 이방성식각한다. 그러므로, 층간절연층(23)의 제거되지 않고 잔류하는 부분은 측면(32)이 노출되어 돌출된다. 그리고, 감광막을 제거한다.
제 4c 도를 참조하면, 상술한 구조의 전 표면에 백금 등의 금속을 스퍼터링, 진공증착 또는 CVD 등의 방법으로 증착한 후 제 1 하부전극(31) 및 층간절연층(23)이 노출되도록 반응성이온식각 등의 방법으로 에치 백하여 층간절연층(23)의 측면(32), 확산방지층(29) 및 제 1 하부전극(31)의 측면에 측벽 형상의 제 2 하부전극(33)을 형성한다. 상기에서, 제 1 및 제 2 하부전극(31)(33)은 스토리지전극으로 이용되는 것으로 접촉되어 전기적으로 연결되게 형성한다. 그러므로, 스토리지전극의 표면적이 증가된다. 그리고, 제 1 및 제 2 하부전극(31)(33)의 표면에 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)TiO3) 등의 고유전 물질을 증착하고 열처리하여 안정화시켜 유전막(35)을 형성한다. 이 때, 제 2 하부전극(33)이 확산방지층(29) 및 제 1 하부전극(31)의 측면 뿐만 아니라 층간절연층(23)의 노출된 측면(32)에도 형성되므로 유전막(33)의 표면적을 향상시킬 수 있다. 그 다음, 유전막(35) 상에 백금 등의 금속을 스퍼터링, 진공증착 또는 CVD 등의 방법으로 증착하여 제 2 하부전극(37)을 형성한다.
제 5a 도 내지 제 5b 도는 제 2 도에 도시된 커패시터의 제조공정도이다.
제 5a 도를 참조하면, 반도체기판(11) 상의 활성영역에 게이트산화막(13)을 사이에 두고 형성된 게이트(15), 캡산화막(17), 측벽(19)과 소오스 및 드레인영역으로 이용되는 불순물영역(21)을 포함하는 트랜지스터를 형성한다. 그리고, 트랜지스터가 형성된 반도체기판(11) 상에 산화실리콘을 CVD 또는 회전도포 등의 방법으로 증착하여 층간절연층(23)을 형성한다. 그 다음, 층간절연층(23)을 포토리쏘그래피 방법으로 불순물영역(21)이 노출되도록 제거하여 접촉홀(25)을 형성한다. 층간절연층(23) 상에 불순물이 도핑된 다결정실리콘을 접촉홀(25)을 채우도록 화학기상증착 방법으로 증착한다. 그리고, 층간절연층(23) 상의 다결정실리콘을 반응성이온식각 등의 방법으로 접촉홀(25) 내에만 남도록 에치 백하여 플러그(27)를 형성한다. 이때 플러그(27)가 접촉홀(25) 내에 상부 표면이 층간절연층(23)의 표면에 비해 함몰되도록 채워져 형성되도록 한다.
제 5b 도를 참조하면, 접촉홀(25) 내의 플러그(27) 상의 함몰된 부분에 확산방지층(29)를 형성한다. 상기 확산방지층(29)은 층간절연층(23) 및 플러그(27) 상에 텅스텐, 질화탄탈륨, 질화티타늄, 질화텅스텐, 티타늄-텅스텐 합금, 규화티타늄, 규화텅스텐 등을 스퍼터링, 진공증착 또는 CVD 등의 방법으로 증착한 후 반응성이온식각 또는 화학기계적연마 등의 방법으로 층간절연층(23)의 표면이 노출되어 접촉홀(25) 내의 함몰된 부분에만 남도록 에치 백하므로써 형성된다. 그리고, 층간절연층(23)및 확산방지층(29) 상에 백금, 루테늄, 이리듐, 산화루테늄, 산화이리듐, 로듐, 산화로듐, 팔라듐, 금 등의 산화되지 않는 금속 또는 산화되어 전도성을 갖는 산화물 중 하나 또는 둘 이상의 물질을 스퍼터링, 진공증착 또는 CVD 등의 방법으로 증착하여 제 1 하부전극(31)을 형성한다. 그 다음, 제 1 하부전극(31) 상에 감광막(도시되지 않음)을 도포한 후 노광 및 현상하여 플러그(27)와 이 플러그(27)의 주위와 대응하는 부분을 남기고 나머지 부분에 도포된 것을 제거한다. 감광막을 마스크로 사용하여 제 1 하부전극(31)을 이방성식각하여 패터닝한 후, 계속해서, 상기 감광막을 제거하지 않고 마스크로 사용하여 층간절연층(23)을 이방성식각한다. 그러므로, 층간절연층(23)의 제거되지 않고 잔류하는 부분은 측면(32)이 노출되어 돌출된다. 그리고, 감광막을 제거한다.
그 이후, 제 4c 도와 동일한 공정을 수행하면 제 3 도와 같은 커패시터를 형성할 수 있다. 상기에서, 확산방지층(29)을 접촉홀(25) 내의 플러그 (25) 상에만 형성하므로 제 1 하부전극(31) 및 층간절연층(23)을 이방성식각하여 측면(32)을 노출시키는 공정이 용이하다.
또한, 제 5b 도 공정 후, 제 2 하부전극(33)을 층간절연층(23) 및 제 1 하부전극(31)의 측면 뿐만 아니라 제 1 하부전극(31)의 상부 표면에도 잔류하도록 형성할 수도 있다.
상술한 바와 같이 본 발명에 따른 커패시터는 제 1 하부전극을 패터닝할 때 층간절연막도 측면이 노출되도록 이방성식각하고 측벽 형상의 제 2 하부전극을 제 1 하부전극의 측면 뿐만 아니라 층간절연막의 식각되어 노출된 측면에도 접촉되도록 형성하므로써 제 1 및 제 2 하부전극으로 이루어진 스토리지전극의 표면적을 증가시킨다.
따라서, 본 발명은 스토리지전극의 표면적을 증가시키므로 정전 용량을 증가시킬 수 잇는 잇점이 있다.
Claims (20)
- 불순물영역을 포함하는 크랜지스터가 형성된 반도체기판과, 상기 반도체기판 상에 상기 불순물영역을 노출시키는 접촉홀을 가지며 접촉홀의 주위의 소정 부분이 돌출되어 측면을 갖도록 형성된 층간절연막과, 상기 불순물영역과 접촉되도록 접촉홀을 채우는 플러그와, 상기 층간절연층의 돌출된 부분 상에 상기 플러그와 접촉되게 형성된 확산방지층과, 상기 확산방지층 상에 형성된 제 1 하부전극과, 상기 층간절연층의 식각된 측면과 확산방지층 및 제 1 하부전극의 측면에 측벽형상으로 상기 제 1 하부전극과 접촉되게 형성된 제 2 하부전극과, 상기 제 1 및 제 2 하부전극의 표면에 형성된 유전막과, 상기 유전막 상에 형성된 상부전극을 포함하는 커패시터.
- 제1항에 있어서, 상기 확산방지층이 텅스텐, 질화탄탈륨, 질화티타늄, 질화텅스텐, 티타늄-텅스텐 합금, 규화티타늄 또는 규화텅스텐으로 형성된 커패시터.
- 제1항에 있어서, 상기 제 1 하부전극이 백금, 루테늄, 이리듐, 산화루테늄, 산화이리듐, 로듐, 산화로듐, 팔라듐 또는 금의 산화되지 않는 금속 또는 산화되어 전도성을 갖는 산화물 중 하나 또는 둘 이상의 물질이 증착되어 형성된 커패시터.
- 제1항에 있어서, 상기 제 2 하부전극이 백금으로 형성된 커패시터.
- 제1항에 있어서, 상기 유전막이 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)TiO3) 로 형성된 커패시터.
- 제1항에 있어서, 상기 상부전극이 백금으로 형성된 커패시터.
- 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판과, 상기 반도체기판 상에 상기 불순물영역을 노출시키는 접촉홀을 가지며 접촉홀의 주위의 소정 부분이 돌출되어 측면를 갖도록 형성된 층간절연막과, 상기 불순물영역과 접촉되며 상부 표면이 상기 층간절연층의 표면에 비해 함몰되도록 채워져 형성된 플러그와, 상기 접촉홀 내의 플러그 상에 형성된 확산방지층과, 상기 층간절연층의 돌출된 부분 상에 상기 확산방지층과 접촉되게 형성된 제 1 하부전극과, 상기 층간절연층의 식각된 측면과 상기 제 1 하부전극의 측면에 측벽 형상으로 상기 제 1 하부전극과 접촉되게 형성된 제 2 하부전극과, 상기 제 1 및 제 2 하부전극의 표면에 형성된 유전막과, 상기 유전막 상에 형성된 상부전극을 포함하는 커패시터.
- 제7항에 있어서, 상기 제 2 하부전극이 상기 제 1 하부전극의 상부 표면 상에도 형성된 커패시터.
- 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 상기 불순물영역을 노출시키는 접촉홀을 갖는 중간절연층을 형성하는 공정과, 상기 접촉홀 내에 상기 불순물영역과 접촉되도록 플러그를 형성하는 공정과, 상기 층간절연층 상에 상기 플러그와 접촉되는 확산방지층과, 상기 확산방지층상에 제 1 하부전극을 순차적으로 형성하는 공정과, 상기 제 1 하부전극 및 확산방지층을 플러그를 포함하는 주위와 대응하는 부분이 남도록 패터닝하고 상기 잔류하는 확산방지층의 하부의 층간절연층이 돌출되게 남아 측면을 갖도록 식각하는 공정과, 상기 층간절연층의 노출된 측면과, 확산방지층 및 제 1 하부전극의 측면에 측벽형상의 제 2 하부전극을 형성하는 공정과, 상기 제 1 및 제 2 하부전극의 표면에 유전막을 형성하고 상기 유전막 상에 상부전극을 형성하는 공정을 구비하는 커패시터의 제조방법.
- 제9항에 있어서, 상기 플러그를 상기 층간절연층 상에 접촉홀을 채우도록 불순물이 도핑된 다결정실리콘을 증착하고 상기 다결정실리콘을 상기 접촉홀 내에만 남도록 반응성이온식각 또는 화학기계적연마 방법으로 에치 백하여 형성하는 커패시터의 제조방법.
- 제9항에 있어서, 상기 확산방지층을 텅스텐, 질화탄탈륨, 질화티타늄, 질화텅스텐, 티타늄-텅스텐 합금, 규화티타늄 또는 규화텅스텐으로 형성하는 커패시터의 제조방법.
- 제9항에 있어서, 상기 제 1 하부전극을 백금, 루테늄, 이리듐, 산화루테늄, 산화이리듐, 로듐, 산화로듐, 팔라듐 또는 금의 산화되지 않는 금속 또는 산화되어 전도성을 갖는 산화물 중 하나 또는 둘 이상의 물질로 형성하는 커패시터의 제조방법.
- 제12항에 있어서, 상기 제 1 하부전극을 스퍼터링, 진공증착 또는 화학기상증착의 방법으로 형성하는 커패시터의 제조방법.
- 제9항에 있어서, 상기 층간절연층을 이방성식각하여 측면을 노출시키는 커패시터의 제조방법.
- 제9항에 있어서, 상기 제 2 하부전극과 상부전극을 백금으로 형성하는 커패시터의 제조방법.
- 제9항에 있어서, 상기 유전막을 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3) 또는, BST((Ba Sr)Ti O3) 로 형성하는 커패시터의 제조방법.
- 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 상기 불순물영역을 노출시키는 접촉홀을 갖는 층간절연층을 형성하는 공정과, 상기 접촉홀 내에 상기 불순물영역과 접촉되며 상부 표면이 상기 층간절연층의 표면에 비해 함몰되도록 채워지도록 플러그를 형성하는 공정과, 상기 접촉홀 내의 플러그 상의 함몰된 부분에 확산방지층을 형성하는 공정과, 상기 층간절연층 상에 상기 확산방지층과 접촉되도록 제 1 하부전극을 형성하는 공정과, 상기 제 1 하부전극을 상기 플러그를 포함하는 주위와 대응하는 부분이 남도록 패터닝하고 상기 잔류하는 제 1 하부전극 하부의 층간절연층이 돌출되게 남아 측면을 갖도록 식각하는 공정과, 상기 층간절연층의 노출된 측면과 상기 제 1 하부전극의 측면에 측벽 형상의 제 2 하부전극을 형성하는 공정과, 상기 제 1 및 제 2 하부전극의 표면에 유전막을 형성하고 상기 유전막 상에 상부전극을 형성하는 공정을 구비하는 커패시터의 제조방법.
- 제17항에 있어서, 상기 플러그를 상기 층간절연층 상에 접촉홀을 채우도록 불순물이 도핑된 다결정실리콘을 증착하고 상기 다결정실리콘을 상기 접촉홀 내에만 남도록 반응성이온식각 방법으로 에치 백하여 형성하는 커패시터의 제조방법.
- 제17항에 있어서, 상기 확산방지층을 상기 층간절연층 및 플러그 상에 텅스텐, 질화탄탈륨, 질화티타늄, 질화텅스텐, 티타늄-텅스텐 합금, 규화티타늄 또는 규화텅스텐을 스커터링, 진공증착 또는 CVD 방법으로 증착하고 반응성이온식각 또는 화학기계적연마 방법으로 상기 접촉홀 내의 함몰된 부분에만 남도록 에치 백하여 형성하는 터패시터의 제조방법.
- 제17항에 있어서, 상기 제 2 하부전극을 상기 제 1 하부전극의 상부 표면에도 잔류하도록 형성하는 커패시터의 제조방법.
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