JP2929436B2 - 半導体メモリ装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ装置
に係り、特に２５６ＭＢのＤＲＡＭ級以上の半導体メモ
リに適するキャパシタを形成した半導体メモリ装置及び
その製造方法に係る。
に係り、特に２５６ＭＢのＤＲＡＭ級以上の半導体メモ
リに適するキャパシタを形成した半導体メモリ装置及び
その製造方法に係る。
【０００２】
【従来の技術】一般に、半導体メモリ装置のキャパシタ
は、素子の集積度の増加に伴い、その面積が小さくな
り、それにより容量が減少する。それを補償するために
誘電膜の厚さを減少させてきた。しかし、誘電膜の厚さ
の減少に従ってトンネリングによる漏洩電流が増加する
ようになり、この漏洩電流の増加と誘電膜の厚さの減少
のため信頼性が低下する問題が発生している。このよう
な誘電膜の極薄化を回避する方法として、ストレージノ
ードの形状を複雑にし、その表面に多くの屈曲部を形成
してキャパシタの有効面積を増加させる方法が広く使わ
れている。そして、これと共にキャパシタの誘電膜とし
て誘電率の高い窒化膜／酸化膜の積層構造、又は酸化膜
／窒化膜／酸化膜の積層構造を使って薄膜化の傾向に合
わせたが、このような方法は段差が生じてフォトリソグ
ラフィ工程を実施しにくく、且つ工程の単価が上昇する
等の問題があったため、２５６ＭＢのＤＲＡＭ級以上の
高集積半導体メモリ装置では使用し難い。そのため、キ
ャパシタのキャパシタンスを画期的に向上させることが
できるとともに表面屈曲を減少させる方法として高誘電
率を有する物質をキャパシタの誘電膜に使う方法が提示
され、これに対して多くの研究が進んでいる。
は、素子の集積度の増加に伴い、その面積が小さくな
り、それにより容量が減少する。それを補償するために
誘電膜の厚さを減少させてきた。しかし、誘電膜の厚さ
の減少に従ってトンネリングによる漏洩電流が増加する
ようになり、この漏洩電流の増加と誘電膜の厚さの減少
のため信頼性が低下する問題が発生している。このよう
な誘電膜の極薄化を回避する方法として、ストレージノ
ードの形状を複雑にし、その表面に多くの屈曲部を形成
してキャパシタの有効面積を増加させる方法が広く使わ
れている。そして、これと共にキャパシタの誘電膜とし
て誘電率の高い窒化膜／酸化膜の積層構造、又は酸化膜
／窒化膜／酸化膜の積層構造を使って薄膜化の傾向に合
わせたが、このような方法は段差が生じてフォトリソグ
ラフィ工程を実施しにくく、且つ工程の単価が上昇する
等の問題があったため、２５６ＭＢのＤＲＡＭ級以上の
高集積半導体メモリ装置では使用し難い。そのため、キ
ャパシタのキャパシタンスを画期的に向上させることが
できるとともに表面屈曲を減少させる方法として高誘電
率を有する物質をキャパシタの誘電膜に使う方法が提示
され、これに対して多くの研究が進んでいる。
【０００３】キャパシタ用高誘電率物質として一番多く
研究されている物質はＴａ2Ｏ5であり、この物質は薄膜
化、特性の改善、及び集積化等に大きな成果があった
が、実質的な誘電率はあまり高くない。そのため、その
使用範囲が広くないと予想される。これにより、最近、
ペロブスカイト(perovskite ）型酸化物に対する関心が
高くなり、特に半導体装置に使われる誘電膜としての集
中的な研究の対象となっている。このような物質として
は、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）、ＰＬＺＴ
［（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3］、ＢＳＴ［（Ｂ
ａ、Ｓｒ）ＴｉＯ3］、ＢａＴｉＯ3、ＳｒＴｉＯ3等が
ある。しかし、このような物質はシリコン又はポリシリ
コン等と容易に反応する。そのため、これらの物質を使
ってキャパシタの高誘電膜を形成する過程において、ス
トレージノードの表面が強い酸化性雰囲気に露出される
とストレージノードと高誘電膜との界面に酸化膜が生成
される。そのため、実質的な集積工程を実施する際に発
生する問題点を解決するために現在多くの研究が進んで
いる。
研究されている物質はＴａ2Ｏ5であり、この物質は薄膜
化、特性の改善、及び集積化等に大きな成果があった
が、実質的な誘電率はあまり高くない。そのため、その
使用範囲が広くないと予想される。これにより、最近、
ペロブスカイト(perovskite ）型酸化物に対する関心が
高くなり、特に半導体装置に使われる誘電膜としての集
中的な研究の対象となっている。このような物質として
は、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）、ＰＬＺＴ
［（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3］、ＢＳＴ［（Ｂ
ａ、Ｓｒ）ＴｉＯ3］、ＢａＴｉＯ3、ＳｒＴｉＯ3等が
ある。しかし、このような物質はシリコン又はポリシリ
コン等と容易に反応する。そのため、これらの物質を使
ってキャパシタの高誘電膜を形成する過程において、ス
トレージノードの表面が強い酸化性雰囲気に露出される
とストレージノードと高誘電膜との界面に酸化膜が生成
される。そのため、実質的な集積工程を実施する際に発
生する問題点を解決するために現在多くの研究が進んで
いる。
【０００４】このような従来の高誘電膜を用いた半導体
メモリ装置及びその製造方法を添付図面に基づき説明す
る。図１は、従来の半導体メモリ装置の断面構造図であ
る。ソース（又は、ドレイン）領域（図示せず）の形成
された半導体基板１上に絶縁層２が形成され、その絶縁
層２に形成させたノードコンタクトホール３をポリシリ
コンプラグ４で充填する。そのポリシリコンプラグ４上
に境界層金属５を形成する。その境界層金属５はプラグ
４の上だけでなく周辺部が絶縁層２に部分的にかかって
いる。その境界層金属５上に下層電極６が形成され、そ
の下層電極６と境界層金属５を囲むように高誘電膜７が
形成され、さらにそれらを取り囲むように上層電極８が
形成されている。上層電極８の縁部は絶縁層２の上に配
置される。
メモリ装置及びその製造方法を添付図面に基づき説明す
る。図１は、従来の半導体メモリ装置の断面構造図であ
る。ソース（又は、ドレイン）領域（図示せず）の形成
された半導体基板１上に絶縁層２が形成され、その絶縁
層２に形成させたノードコンタクトホール３をポリシリ
コンプラグ４で充填する。そのポリシリコンプラグ４上
に境界層金属５を形成する。その境界層金属５はプラグ
４の上だけでなく周辺部が絶縁層２に部分的にかかって
いる。その境界層金属５上に下層電極６が形成され、そ
の下層電極６と境界層金属５を囲むように高誘電膜７が
形成され、さらにそれらを取り囲むように上層電極８が
形成されている。上層電極８の縁部は絶縁層２の上に配
置される。
【０００５】以下、上記の従来の半導体メモリ装置の製
造方法を説明する。図２、３は、従来の半導体メモリ装
置の製造工程を示す断面図である。まず、図２（ａ）に
示すように、ソース（又は、ドレイン）領域（図示せ
ず）の形成された半導体基板１上にゲート電極（図示せ
ず）を含んだ絶縁層２を形成し、その絶縁層２を選択的
にパターニング（フォトリソグラフィ工程＋エッチング
工程）してソース（又は、ドレイン）領域と通ずるノー
ドコンタクトホール３を形成する。図２（ｂ）に示すよ
うに、ノードコンタクトホール３内に選択的にポリシリ
コンプラグ４を形成する。
造方法を説明する。図２、３は、従来の半導体メモリ装
置の製造工程を示す断面図である。まず、図２（ａ）に
示すように、ソース（又は、ドレイン）領域（図示せ
ず）の形成された半導体基板１上にゲート電極（図示せ
ず）を含んだ絶縁層２を形成し、その絶縁層２を選択的
にパターニング（フォトリソグラフィ工程＋エッチング
工程）してソース（又は、ドレイン）領域と通ずるノー
ドコンタクトホール３を形成する。図２（ｂ）に示すよ
うに、ノードコンタクトホール３内に選択的にポリシリ
コンプラグ４を形成する。
【０００６】図３（ｃ）に示すように、絶縁層２及びポ
リシリコンプラグ４の全面に境界層金属５及び下層電極
６を形成して選択的にパターニングしてストレージノー
ドとしてに使用する部分だけを残す。このように境界層
金属を用いる理由は、ポリシリコンプラグ上に直ちに下
層電極を形成すると、その境界部でシリコン酸化膜が発
生するからである。又、境界層金属はストレージノード
として使用する下層電極にシリコンが拡散するのを防止
する機能をも果たす。すなわち、このシリコン拡散は下
層電極の固有抵抗を増大させ、下層電極の上層部に薄い
酸化膜を形成させて高誘電膜の特性を減少させるので、
それを防止するために下層電極６とポリシリコンプラグ
４との間に境界層金属５を形成する。この境界層金属５
は導電性物質のタンタル（Ｔａ）又はチタン窒化物（Ｔ
ｉＮ）などを用いる。そして、下層電極６としては白金
（Ｐｔ）電極を使用する。白金電極は漏洩電流の発生を
抑制する物質として知られているからである。図３
（ｄ）に示すように、下層電極６及び境界層金属５の表
面に高誘電膜７を形成し、その上に上層電極８を形成す
ることにより、従来の半導体メモリ装置のキャパシタを
完成する。この高誘電膜７はＰＺＴ（Ｐｂ（Ｚｒ、Ｔ
ｉ）Ｏ3 ）、又はＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ3 ］の
ような高誘電率を有する物質を使用して形成した。上述
したような従来の半導体メモリ装置は、誘電率が２００
０程度のＢＳＴ等の高誘電膜を漏洩電流の発生の少ない
白金電極と同時に使用することにより、２５６ＭＢ級以
上のＤＲＡＭ半導体メモリ装置においてよりよい特性を
現した。
リシリコンプラグ４の全面に境界層金属５及び下層電極
６を形成して選択的にパターニングしてストレージノー
ドとしてに使用する部分だけを残す。このように境界層
金属を用いる理由は、ポリシリコンプラグ上に直ちに下
層電極を形成すると、その境界部でシリコン酸化膜が発
生するからである。又、境界層金属はストレージノード
として使用する下層電極にシリコンが拡散するのを防止
する機能をも果たす。すなわち、このシリコン拡散は下
層電極の固有抵抗を増大させ、下層電極の上層部に薄い
酸化膜を形成させて高誘電膜の特性を減少させるので、
それを防止するために下層電極６とポリシリコンプラグ
４との間に境界層金属５を形成する。この境界層金属５
は導電性物質のタンタル（Ｔａ）又はチタン窒化物（Ｔ
ｉＮ）などを用いる。そして、下層電極６としては白金
（Ｐｔ）電極を使用する。白金電極は漏洩電流の発生を
抑制する物質として知られているからである。図３
（ｄ）に示すように、下層電極６及び境界層金属５の表
面に高誘電膜７を形成し、その上に上層電極８を形成す
ることにより、従来の半導体メモリ装置のキャパシタを
完成する。この高誘電膜７はＰＺＴ（Ｐｂ（Ｚｒ、Ｔ
ｉ）Ｏ3 ）、又はＢＳＴ［（Ｂａ、Ｓｒ）ＴｉＯ3 ］の
ような高誘電率を有する物質を使用して形成した。上述
したような従来の半導体メモリ装置は、誘電率が２００
０程度のＢＳＴ等の高誘電膜を漏洩電流の発生の少ない
白金電極と同時に使用することにより、２５６ＭＢ級以
上のＤＲＡＭ半導体メモリ装置においてよりよい特性を
現した。
【０００７】
【発明が解決しようとする課題】従来のメモリ装置にお
いては、下層電極とポリシリコンプラグとの間の境界層
金属がシリコンの下層金属への拡散を防止したが、境界
層金属の側面が高誘電膜と接触して、その接触面（Ａ）
が漏洩電流の経路の役割をするため、実質的に２５６Ｍ
Ｂ級以上のＤＲＡＭメモリ装置の信頼度を低下させる問
題点が発生した。本発明の目的は、不純物イオンの拡散
を防止する境界層金属が高誘電膜と接触するのを防止し
て高誘電膜の特性を向上させた半導体メモリ装置及びそ
の製造方法を提供することにある。
いては、下層電極とポリシリコンプラグとの間の境界層
金属がシリコンの下層金属への拡散を防止したが、境界
層金属の側面が高誘電膜と接触して、その接触面（Ａ）
が漏洩電流の経路の役割をするため、実質的に２５６Ｍ
Ｂ級以上のＤＲＡＭメモリ装置の信頼度を低下させる問
題点が発生した。本発明の目的は、不純物イオンの拡散
を防止する境界層金属が高誘電膜と接触するのを防止し
て高誘電膜の特性を向上させた半導体メモリ装置及びそ
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体メモリ装
置は、半導体基板上に形成された絶縁膜にノードコンタ
クトホールを形成し、そのノードコンタクトホール内に
順次に形成された第１導電層と、第２導電層と、拡散防
止膜とを形成する。その拡散防止膜は一部をノードコン
タクトホール内に一部をそのホールから突出するように
形成する。その突出した拡散防止膜を包み込むように絶
縁膜上に下層電極を形成し、下層電極の全面に高誘電
膜、その表面に上層電極を備形成する。本発明の半導体
メモリ装置の製造方法は、半導体基板上に絶縁層を形成
する段階と、前記絶縁層を選択的にパターニングしてノ
ードコンタクトホールを形成する段階と、前記ノードコ
ンタクトホール内に第１導電層を形成する段階と、前記
ノードコンタクトホール内の前記第１導電層上に第２導
電層を形成する段階と、前記第２導電層上に拡散防止膜
をその一部が絶縁膜から突出するように形成する段階
と、絶縁膜から突出している拡散防止膜を包み込むよう
に前記絶縁層上に下層電極を形成する段階と、前記下層
電極の表面に高誘電膜を形成する段階と、前記高誘電膜
の全面に上層電極を形成する段階とを備えることを特徴
とする。
置は、半導体基板上に形成された絶縁膜にノードコンタ
クトホールを形成し、そのノードコンタクトホール内に
順次に形成された第１導電層と、第２導電層と、拡散防
止膜とを形成する。その拡散防止膜は一部をノードコン
タクトホール内に一部をそのホールから突出するように
形成する。その突出した拡散防止膜を包み込むように絶
縁膜上に下層電極を形成し、下層電極の全面に高誘電
膜、その表面に上層電極を備形成する。本発明の半導体
メモリ装置の製造方法は、半導体基板上に絶縁層を形成
する段階と、前記絶縁層を選択的にパターニングしてノ
ードコンタクトホールを形成する段階と、前記ノードコ
ンタクトホール内に第１導電層を形成する段階と、前記
ノードコンタクトホール内の前記第１導電層上に第２導
電層を形成する段階と、前記第２導電層上に拡散防止膜
をその一部が絶縁膜から突出するように形成する段階
と、絶縁膜から突出している拡散防止膜を包み込むよう
に前記絶縁層上に下層電極を形成する段階と、前記下層
電極の表面に高誘電膜を形成する段階と、前記高誘電膜
の全面に上層電極を形成する段階とを備えることを特徴
とする。
【０００９】
【発明の実施の形態】以下、本発明の半導体メモリ装置
及びその製造方法を添付図面に基づき詳細に説明する。
図４は、本発明実施形態の半導体メモリ装置の断面構造
図で、ソース（又は、ドレイン）領域（図示せず）の形
成された半導体基板１０上に絶縁層１１が形成され、そ
の絶縁層１１にはソース（又は、ドレイン）領域を露出
させるノードコンタクトホール１２が形成されている。
そのノードコンタクトホール１２内には第１導電層のポ
リシリコンプラグ１３が形成されている。このポリシリ
コンプラグ１３はノードコンタクトホール１２内にソー
ス（又は、ドレイン）領域（図示せず）と接触するよう
に形成される。そして、その上端部側は絶縁層１１の表
面より下の位置にとどめられている。そのポリシリコン
プラグ１３上端に第２導電層のタングステンプラグ１４
が形成される。このタングステンプラグ１４もノードコ
ンタクトホール１２内にとどまり、絶縁層１１の表面に
達しないように形成される。タングステンプラグ１４上
層に拡散防止膜のＴｉＷ１５が形成される。このＴｉＷ
層１５は、ポリシリコンプラグ１３のシリコンが拡散す
るのを防止する境界層金属の役割をする。そして、Ｔｉ
Ｗ層１５は、部分的にノードコンタクトホール１２内に
形成され、又、部分的にノードコンタクトホール１２か
ら突出された形状に形成される。このＴｉＷ層１５を包
み込むように絶縁層１１上にストレージノードに使う下
層電極１６が形成され、その表面に高誘電膜１７が形成
される。この下層電極１６は漏洩電流の発生が最小であ
ると知られている白金（Ｐｔ）を使用する。そして、高
誘電膜１７は、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）、Ｐ
ＬＺＴ［（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 ］、ＢＳＴ
［（Ｂａ、Ｓｒ）ＴｉＯ3 ］、ＢａＴｉＯ3、ＳｒＴｉ
Ｏ3のうちのいずれか１つを使用する。されに、、この
高誘電膜１７を覆うようにプレートノードの上層電極１
８が形成されている。
及びその製造方法を添付図面に基づき詳細に説明する。
図４は、本発明実施形態の半導体メモリ装置の断面構造
図で、ソース（又は、ドレイン）領域（図示せず）の形
成された半導体基板１０上に絶縁層１１が形成され、そ
の絶縁層１１にはソース（又は、ドレイン）領域を露出
させるノードコンタクトホール１２が形成されている。
そのノードコンタクトホール１２内には第１導電層のポ
リシリコンプラグ１３が形成されている。このポリシリ
コンプラグ１３はノードコンタクトホール１２内にソー
ス（又は、ドレイン）領域（図示せず）と接触するよう
に形成される。そして、その上端部側は絶縁層１１の表
面より下の位置にとどめられている。そのポリシリコン
プラグ１３上端に第２導電層のタングステンプラグ１４
が形成される。このタングステンプラグ１４もノードコ
ンタクトホール１２内にとどまり、絶縁層１１の表面に
達しないように形成される。タングステンプラグ１４上
層に拡散防止膜のＴｉＷ１５が形成される。このＴｉＷ
層１５は、ポリシリコンプラグ１３のシリコンが拡散す
るのを防止する境界層金属の役割をする。そして、Ｔｉ
Ｗ層１５は、部分的にノードコンタクトホール１２内に
形成され、又、部分的にノードコンタクトホール１２か
ら突出された形状に形成される。このＴｉＷ層１５を包
み込むように絶縁層１１上にストレージノードに使う下
層電極１６が形成され、その表面に高誘電膜１７が形成
される。この下層電極１６は漏洩電流の発生が最小であ
ると知られている白金（Ｐｔ）を使用する。そして、高
誘電膜１７は、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）、Ｐ
ＬＺＴ［（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 ］、ＢＳＴ
［（Ｂａ、Ｓｒ）ＴｉＯ3 ］、ＢａＴｉＯ3、ＳｒＴｉ
Ｏ3のうちのいずれか１つを使用する。されに、、この
高誘電膜１７を覆うようにプレートノードの上層電極１
８が形成されている。
【００１０】以下、添付図面に基いて上記実施形態の半
導体メモリ装置の製造方法を説明する。図５〜図７は、
本発明の半導体メモリ装置の製造工程を示す断面図であ
る。まず、図５（ａ）に示すように、ソース（又は、ド
レイン）領域（図示せず）の形成された半導体基板２０
上に絶縁層２１を形成し、前記絶縁層２１を選択的にパ
ターニング（フォトリソグラフィ工程＋エッチング工
程）して、ソース（又は、ドレイン領域）が露出される
ノードコンタクトホール２２を形成する。図５（ｂ）に
示すように、前記ノードコンタクトホール２２内に第１
導電層のポリシリコンプラグ２３を形成する。このと
き、前記ポリシリコンプラグ２３はノードコンタクトホ
ール２２を完全に埋めるように形成する。
導体メモリ装置の製造方法を説明する。図５〜図７は、
本発明の半導体メモリ装置の製造工程を示す断面図であ
る。まず、図５（ａ）に示すように、ソース（又は、ド
レイン）領域（図示せず）の形成された半導体基板２０
上に絶縁層２１を形成し、前記絶縁層２１を選択的にパ
ターニング（フォトリソグラフィ工程＋エッチング工
程）して、ソース（又は、ドレイン領域）が露出される
ノードコンタクトホール２２を形成する。図５（ｂ）に
示すように、前記ノードコンタクトホール２２内に第１
導電層のポリシリコンプラグ２３を形成する。このと
き、前記ポリシリコンプラグ２３はノードコンタクトホ
ール２２を完全に埋めるように形成する。
【００１１】このポリシリコンプラグ２３をＷＦ6 ガス
に露出させる。そうすると、２ＷＦ6＋３Ｓｉ→２Ｗ＋
３ＳｉＦ4↑の化学式によって、図６（ｃ）に示すよう
に、ポリシリコンプラグ２３の上層面が部分的に置換さ
れて第２導電層のタングステン（Ｗ）プラグ２４が形成
される。この際、ＷＦ6 ガスによるタングステンプラグ
の形成でなく、選択的なタングステンプラグ蒸着法を使
うこともできる。即ち、ポリシリコンプラグ２３をノー
ドコンタクトホール２２内に一定の高さまで形成した
後、タングステン（Ｗ）を埋め込んでタングステンプラ
グ２４を形成することである。図６（ｄ）に示すよう
に、前記タングステンプラグ２４を含んだ絶縁層２１の
全面に第３導電層のＴｉ層２５を蒸着した後に熱処理す
ると、第３導電層のＴｉ層２５と第２導電層のタングス
テンプラグ２４との間に拡散防止膜ＴｉＷ層２６が形成
される。このＴｉＷ層２６はポリシリコンプラグ２３の
シリコンが拡散するのを防止する境界層金属の役割をす
る。
に露出させる。そうすると、２ＷＦ6＋３Ｓｉ→２Ｗ＋
３ＳｉＦ4↑の化学式によって、図６（ｃ）に示すよう
に、ポリシリコンプラグ２３の上層面が部分的に置換さ
れて第２導電層のタングステン（Ｗ）プラグ２４が形成
される。この際、ＷＦ6 ガスによるタングステンプラグ
の形成でなく、選択的なタングステンプラグ蒸着法を使
うこともできる。即ち、ポリシリコンプラグ２３をノー
ドコンタクトホール２２内に一定の高さまで形成した
後、タングステン（Ｗ）を埋め込んでタングステンプラ
グ２４を形成することである。図６（ｄ）に示すよう
に、前記タングステンプラグ２４を含んだ絶縁層２１の
全面に第３導電層のＴｉ層２５を蒸着した後に熱処理す
ると、第３導電層のＴｉ層２５と第２導電層のタングス
テンプラグ２４との間に拡散防止膜ＴｉＷ層２６が形成
される。このＴｉＷ層２６はポリシリコンプラグ２３の
シリコンが拡散するのを防止する境界層金属の役割をす
る。
【００１２】ＴｉＷ層２６とならなかったＴｉ層２５を
図７（ｅ）に示すように除去する。Ｔｉ層の除去溶液と
しては、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を使う。又、拡
散防止膜のＴｉＷ層２６は、ノードコンタクトホール２
２内およびノードコンタクトホール２２から部分的に突
出した形状に形成される。図７（ｆ）に示すように、前
記ＴｉＷ層２６を含んだ絶縁層２１の全面に下層電極２
７を形成してパターニング（フォトリソグラフィ工程＋
エッチング工程）してストレージノード領域として使用
する部分だけを残す。次に、前記下層電極２７の表面に
高誘電膜２８を形成する。この下層電極２７としては、
漏洩電流の発生が最小であると知られている白金（Ｐ
ｔ）を使用する。そして、高誘電膜２８としては、ＰＺ
Ｔ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）、ＰＬＺＴ［（Ｐｂ、Ｌ
ａ）（Ｚｒ、Ｔｉ）Ｏ3］、ＢＳＴ［（Ｂａ、Ｓｒ）Ｔ
ｉＯ3］、ＢａＴｉＯ3、ＳｒＴｉＯ3 のうちのいずれか
１つを使用して形成する。次に、上層電極２９を高誘電
膜２８の全面に形成した後、選択的にパターニングして
プレートノードに使う部分だけ残すことにより、本発明
の半導体メモリ装置のキャパシタを完成する。
図７（ｅ）に示すように除去する。Ｔｉ層の除去溶液と
しては、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ溶液を使う。又、拡
散防止膜のＴｉＷ層２６は、ノードコンタクトホール２
２内およびノードコンタクトホール２２から部分的に突
出した形状に形成される。図７（ｆ）に示すように、前
記ＴｉＷ層２６を含んだ絶縁層２１の全面に下層電極２
７を形成してパターニング（フォトリソグラフィ工程＋
エッチング工程）してストレージノード領域として使用
する部分だけを残す。次に、前記下層電極２７の表面に
高誘電膜２８を形成する。この下層電極２７としては、
漏洩電流の発生が最小であると知られている白金（Ｐ
ｔ）を使用する。そして、高誘電膜２８としては、ＰＺ
Ｔ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）、ＰＬＺＴ［（Ｐｂ、Ｌ
ａ）（Ｚｒ、Ｔｉ）Ｏ3］、ＢＳＴ［（Ｂａ、Ｓｒ）Ｔ
ｉＯ3］、ＢａＴｉＯ3、ＳｒＴｉＯ3 のうちのいずれか
１つを使用して形成する。次に、上層電極２９を高誘電
膜２８の全面に形成した後、選択的にパターニングして
プレートノードに使う部分だけ残すことにより、本発明
の半導体メモリ装置のキャパシタを完成する。
【００１３】
【発明の効果】本発明の半導体メモリ装置は、下層電極
にポリシリコンプラグのシリコンが拡散するのを防止す
るために、境界層金属のＴｉＷ層を部分的にノードコン
タクトホール内に形成し、又、その上層部を下層電極が
完全に囲むようにすることにより、ポリシリコンと下層
電極とを完全に隔離させてＴｉＷ層が高誘電膜と接触す
ることを防止するので漏洩電流の発生を抑制する。した
がって、本発明キャパシタを用いた２５６ＫＢ級以上の
ＤＲＡＭ半導体メモリ素子の信頼性を向上させる効果が
ある。
にポリシリコンプラグのシリコンが拡散するのを防止す
るために、境界層金属のＴｉＷ層を部分的にノードコン
タクトホール内に形成し、又、その上層部を下層電極が
完全に囲むようにすることにより、ポリシリコンと下層
電極とを完全に隔離させてＴｉＷ層が高誘電膜と接触す
ることを防止するので漏洩電流の発生を抑制する。した
がって、本発明キャパシタを用いた２５６ＫＢ級以上の
ＤＲＡＭ半導体メモリ素子の信頼性を向上させる効果が
ある。
【図１】 従来の半導体メモリ装置の断面構造図であ
る。
る。
【図２】 従来の半導体メモリ装置の製造工程を示す断
面図である。
面図である。
【図３】 従来の半導体メモリ装置の製造工程を示す断
面図である。
面図である。
【図４】 本発明の半導体メモリ装置の断面構造図であ
る。
る。
【図５】 本発明の半導体メモリ装置の製造工程を示す
断面図で ある。
断面図で ある。
【図６】 本発明の半導体メモリ装置の製造工程を示す
断面図で ある。
断面図で ある。
【図７】 本発明の半導体メモリ装置の製造工程を示す
断面図で ある。
断面図で ある。
１０、２０ 半導体基板 １１、２１ 絶縁層 １２、２２ ノードコンタクトホール １３、２３ ポリシリコンプラグ １４、２４ タングステンプラグ １５、２６ ＴｉＷ層 １６、２７ 下層電極 １７、２８ 高誘電膜 １８、２９ 上層電極 ２５ Ｔｉ層
Claims (2)
- 【請求項１】 半導体基板上にノードコンタクトホール
を備えるように形成された絶縁層と、 ノードコンタクトホール内に順次に形成された第１導電
層と第２導電層と、及び第２導電層の上に一部がノード
コンタクトホールから突出するように形成された拡散防
止膜と、 コンタクトホールから突出した拡散防止膜を包み込むよ
うに絶縁層上に形成された下層電極と、 前記下層電極の全面に形成された高誘電膜と、 前記高誘電膜上に形成された上層電極と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項２】 半導体基板上に絶縁層を形成する段階
と、 前記絶縁層を選択的にパターニングしてノードコンタク
トホールを形成する段階と、 前記ノードコンタクトホール内に第１導電層を形成する
段階と、 前記ノードコンタクトホール内の前記第１導電層上に第
２導電層を形成する段階と、 前記第２導電層上に拡散防止膜をその一部を絶縁層表面
から突出させて形成する段階と、 前記拡散防止膜を包み込むように絶縁層上に下層電極を
形成する段階と、 前記下層電極の表面に高誘電膜を形成する段階と、そし
て前記高誘電膜の全面に上層電極を形成する段階と、 を備えることを特徴とする半導体メモリ装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960042479A KR100226772B1 (ko) | 1996-09-25 | 1996-09-25 | 반도체 메모리 장치 및 그 제조방법 |
| KR42479/1996 | 1996-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107226A JPH10107226A (ja) | 1998-04-24 |
| JP2929436B2 true JP2929436B2 (ja) | 1999-08-03 |
Family
ID=19475334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9203065A Expired - Fee Related JP2929436B2 (ja) | 1996-09-25 | 1997-07-29 | 半導体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5828129A (ja) |
| JP (1) | JP2929436B2 (ja) |
| KR (1) | KR100226772B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392189A (en) | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| US6531730B2 (en) * | 1993-08-10 | 2003-03-11 | Micron Technology, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US6791131B1 (en) | 1993-04-02 | 2004-09-14 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
| JP3060995B2 (ja) * | 1997-05-29 | 2000-07-10 | 日本電気株式会社 | 半導体容量素子構造および製造方法 |
| JP3337622B2 (ja) * | 1997-07-16 | 2002-10-21 | 松下電器産業株式会社 | 選択的エッチング液及びそのエッチング液を用いた半導体装置の製造方法 |
| US6046059A (en) * | 1998-05-08 | 2000-04-04 | Siemens Aktiengesellschaft | Method of forming stack capacitor with improved plug conductivity |
| KR100290895B1 (ko) * | 1998-06-30 | 2001-07-12 | 김영환 | 반도체 소자의 커패시터 구조 및 이의 제조 방법 |
| US6780758B1 (en) * | 1998-09-03 | 2004-08-24 | Micron Technology, Inc. | Method of establishing electrical contact between a semiconductor substrate and a semiconductor device |
| US6204178B1 (en) * | 1998-12-29 | 2001-03-20 | Micron Technology, Inc. | Nucleation and deposition of PT films using ultraviolet irradiation |
| US6144053A (en) * | 1999-01-20 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor with a high dielectric constant film |
| DE19929723B4 (de) * | 1999-06-29 | 2004-05-06 | Infineon Technologies Ag | Verfahren zur Herstellung einer Elektrode |
| KR100691495B1 (ko) * | 1999-07-24 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 형성 방법 |
| TW417293B (en) * | 1999-08-27 | 2001-01-01 | Taiwan Semiconductor Mfg | Formation of DRAM capacitor |
| KR100346455B1 (ko) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100351451B1 (ko) * | 1999-12-30 | 2002-09-09 | 주식회사 하이닉스반도체 | 반도체메모리장치의 커패시터제조방법 |
| KR100410716B1 (ko) * | 2001-03-07 | 2003-12-18 | 주식회사 하이닉스반도체 | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 |
| KR100722986B1 (ko) * | 2001-06-30 | 2007-05-30 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| JP2004079924A (ja) * | 2002-08-22 | 2004-03-11 | Renesas Technology Corp | 半導体装置 |
| KR101055191B1 (ko) * | 2004-04-29 | 2011-08-08 | 엘지디스플레이 주식회사 | 압전소자를 이용한 디스플레이 장치 및 그 제조방법 |
| KR100615092B1 (ko) | 2004-08-16 | 2006-08-23 | 삼성전자주식회사 | 노드 도전막 패턴들에 각각 자기 정렬시킨 하부 전극들을갖는 에프. 램들 및 그 형성방법들 |
| JP2007306003A (ja) * | 2007-05-11 | 2007-11-22 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| US5381302A (en) * | 1993-04-02 | 1995-01-10 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| US5425392A (en) * | 1993-05-26 | 1995-06-20 | Micron Semiconductor, Inc. | Method DRAM polycide rowline formation |
| JPH0714993A (ja) * | 1993-06-18 | 1995-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3319869B2 (ja) * | 1993-06-24 | 2002-09-03 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0794600A (ja) * | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3309260B2 (ja) * | 1994-02-14 | 2002-07-29 | 日本テキサス・インスツルメンツ株式会社 | キャパシタ |
| US6093615A (en) * | 1994-08-15 | 2000-07-25 | Micron Technology, Inc. | Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug |
| US5457069A (en) * | 1994-08-31 | 1995-10-10 | National Science Council | Process for fabricating device having titanium-tungsten barrier layer and silicide layer contacted shallow junction simultaneously formed |
| US5663591A (en) * | 1995-02-14 | 1997-09-02 | Crosspoint Solutions, Inc. | Antifuse with double via, spacer-defined contact |
| US5608264A (en) * | 1995-06-05 | 1997-03-04 | Harris Corporation | Surface mountable integrated circuit with conductive vias |
| US5858867A (en) * | 1996-05-20 | 1999-01-12 | Mosel Vitelic, Inc. | Method of making an inverse-T tungsten gate |
-
1996
- 1996-09-25 KR KR1019960042479A patent/KR100226772B1/ko not_active IP Right Cessation
-
1997
- 1997-01-23 US US08/788,105 patent/US5828129A/en not_active Expired - Lifetime
- 1997-07-29 JP JP9203065A patent/JP2929436B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-15 US US09/079,263 patent/US6071770A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10107226A (ja) | 1998-04-24 |
| KR100226772B1 (ko) | 1999-10-15 |
| US6071770A (en) | 2000-06-06 |
| US5828129A (en) | 1998-10-27 |
| KR19980023065A (ko) | 1998-07-06 |
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