JP2816839B2 - 半導体装置のコンデンサ製造方法 - Google Patents
半導体装置のコンデンサ製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
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Description
【０００１】
【発明が属する技術分野】本発明は半導体装置のコンデ
ンサの製造方法に係り、特に工程の単純化、及びコンデ
ンサ面積の増加に適するようにした半導体装置のコンデ
ンサ製造方法に関する。
ンサの製造方法に係り、特に工程の単純化、及びコンデ
ンサ面積の増加に適するようにした半導体装置のコンデ
ンサ製造方法に関する。
【０００２】
【従来の技術】一般に、半導体装置のコンデンサは素子
の集積度の増加に伴ってその面積が小さくなるので、容
量の減少を補償するために誘電膜の厚さを減少してき
た。しかし、誘電膜の厚さが減少するに従って、トンネ
リングによる漏洩電流が増加し、この漏洩電流と誘電膜
の薄くなった厚さのために信頼性が低下するという問題
が発生した。
の集積度の増加に伴ってその面積が小さくなるので、容
量の減少を補償するために誘電膜の厚さを減少してき
た。しかし、誘電膜の厚さが減少するに従って、トンネ
リングによる漏洩電流が増加し、この漏洩電流と誘電膜
の薄くなった厚さのために信頼性が低下するという問題
が発生した。
【０００３】このような誘電膜の極薄化を回避する方法
として、表面を凸凹にして、コンデンサの有効面積を増
加させる方法が広く採用されており、且つ誘電率の高い
窒化酸化膜や再酸化窒化酸化膜などを用いて薄膜化の傾
向をやや遅らせることができる。しかし、このような方
法は表面に大きい段差を形成してフォトリソグラフィ工
程を難しくし、且つ工程コストを高める等の問題のため
に２５６ＭＢ ＤＲＡＭ以上の高集積素子では使用し難
いだろうと予測している。コンデンサの容量を画期的に
向上させながら表面の凹凸を減少させる方法として、高
誘電率物質をコンデンサの誘電膜として使用する方法が
提示され、これに対する多くの研究が行われてきた。コ
ンデンサ用高誘電率の物質として一番活発に研究された
物質はＴａ2Ｏ5であり、この物質の薄膜化及び特性改
善、集積化による問題解決など、多くの成果があった。
しかし、誘電率があまり高くないので、高集積化されて
いく傾向を考慮するとき、その使用範囲は広くないだろ
う。
として、表面を凸凹にして、コンデンサの有効面積を増
加させる方法が広く採用されており、且つ誘電率の高い
窒化酸化膜や再酸化窒化酸化膜などを用いて薄膜化の傾
向をやや遅らせることができる。しかし、このような方
法は表面に大きい段差を形成してフォトリソグラフィ工
程を難しくし、且つ工程コストを高める等の問題のため
に２５６ＭＢ ＤＲＡＭ以上の高集積素子では使用し難
いだろうと予測している。コンデンサの容量を画期的に
向上させながら表面の凹凸を減少させる方法として、高
誘電率物質をコンデンサの誘電膜として使用する方法が
提示され、これに対する多くの研究が行われてきた。コ
ンデンサ用高誘電率の物質として一番活発に研究された
物質はＴａ2Ｏ5であり、この物質の薄膜化及び特性改
善、集積化による問題解決など、多くの成果があった。
しかし、誘電率があまり高くないので、高集積化されて
いく傾向を考慮するとき、その使用範囲は広くないだろ
う。
【０００４】最近、強誘電体のペロブスカイト型酸化物
に対する関心が高くなっており、特に半導体装置に使用
される誘電体として集中的な研究の対象になっている。
このような物質としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（Ｐ
ＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺ
Ｔ）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ
３、ＳｒＴｉＯ３等がある。しかし、このような物質は
基板としてのシリコンやシリサイドなどと容易に反応
し、さらに、これら物質はその薄膜形成過程で強い酸化
性雰囲気に表面が露出されることによる電極の酸化など
の問題があり、電極の材料及び構造など、集積工程を進
行中に発生する問題点を解決するための研究が続けられ
ている。
に対する関心が高くなっており、特に半導体装置に使用
される誘電体として集中的な研究の対象になっている。
このような物質としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（Ｐ
ＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺ
Ｔ）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ
３、ＳｒＴｉＯ３等がある。しかし、このような物質は
基板としてのシリコンやシリサイドなどと容易に反応
し、さらに、これら物質はその薄膜形成過程で強い酸化
性雰囲気に表面が露出されることによる電極の酸化など
の問題があり、電極の材料及び構造など、集積工程を進
行中に発生する問題点を解決するための研究が続けられ
ている。
【０００５】前記強誘電体物質のうちＰＺＴやＢＳＴ等
の物質を使用する場合には、現在使用中のシリコン酸化
膜より厚い誘電膜を使用するべきであるが、それでもシ
リコン酸化膜に比べて５倍乃至１０倍の高い容量が得ら
れる。従って、コンデンサの電極構造を激しい屈曲を持
つようにしなくても、情報貯蔵に充分な容量を確保する
ことができる。このため、前記強誘電体薄膜を記憶素子
に使用しようとする場合には、簡単な単純スタック構造
または平面的な電極もコンデンサ製造に使用することが
できる。
の物質を使用する場合には、現在使用中のシリコン酸化
膜より厚い誘電膜を使用するべきであるが、それでもシ
リコン酸化膜に比べて５倍乃至１０倍の高い容量が得ら
れる。従って、コンデンサの電極構造を激しい屈曲を持
つようにしなくても、情報貯蔵に充分な容量を確保する
ことができる。このため、前記強誘電体薄膜を記憶素子
に使用しようとする場合には、簡単な単純スタック構造
または平面的な電極もコンデンサ製造に使用することが
できる。
【０００６】以下、添付図面を参照して従来の上記した
強誘電体薄膜を使用した半導体装置のコンデンサ製造方
法を説明する。図１は従来の半導体装置のコンデンサ製
造工程断面図である。図１（ａ）に示すように、トラン
ジスタが形成された基板１上に層間絶縁膜２を形成し、
図１（ｂ）に示すように、フォトリソグラフィ及びエッ
チング工程によって前記基板１が露出するまで前記層間
絶縁膜２を選択的に除去してコンタクトホール３を形成
する。図１（ｃ）に示すように、前記コンタクトホール
３内と層間絶縁膜２の全面に電極物質４を堆積する。図
１（ｄ）に示すように、フォトリソグラフィ及びエッチ
ング工程で前記電極物質４を選択的に除去して下部電極
４Ａをパターニングする。図１（ｅ）に示すように、前
記下部電極４Ａ及び層間絶縁膜２の全面に誘電膜５を堆
積し、前記誘電膜２上に上部電極６を堆積する。
強誘電体薄膜を使用した半導体装置のコンデンサ製造方
法を説明する。図１は従来の半導体装置のコンデンサ製
造工程断面図である。図１（ａ）に示すように、トラン
ジスタが形成された基板１上に層間絶縁膜２を形成し、
図１（ｂ）に示すように、フォトリソグラフィ及びエッ
チング工程によって前記基板１が露出するまで前記層間
絶縁膜２を選択的に除去してコンタクトホール３を形成
する。図１（ｃ）に示すように、前記コンタクトホール
３内と層間絶縁膜２の全面に電極物質４を堆積する。図
１（ｄ）に示すように、フォトリソグラフィ及びエッチ
ング工程で前記電極物質４を選択的に除去して下部電極
４Ａをパターニングする。図１（ｅ）に示すように、前
記下部電極４Ａ及び層間絶縁膜２の全面に誘電膜５を堆
積し、前記誘電膜２上に上部電極６を堆積する。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置のコンデンサ製造方法では、次の問題点
があった。 第１、強誘電体物質を使用するコンデンサでは電極物質
としてＰｔ等を一般的に使用しているが、Ｐｔ等の電極
はエッチングが難しく、パターニング時にレジスト側壁
に除去された電極物質が堆積され、パターンの周辺に鋭
い突出部を形成する問題がある。このような突出部は非
常に薄くて後工程途中破損してコンデンサ間の静電容量
の不均一をもたらす。また、誘電膜の堆積後その膜が破
損されるおそれがあり、その場合には上下部電極が互い
に短絡されて記憶素子全体を誤動作させることがある。
さらに、破損されてずれた部分はウェーハ上の余所に吸
着して後工程を難しくすることがある。 第２、電極を形成するために、別の電極パターニングが
必要であり、フォトリソグラフィ及びエッチング工程の
ために生産コストが非常に高い。本発明はかかる問題点
を解決するためのもので、その目的は工程を単純化し、
コンデンサの面積を増加させることにある。
来の半導体装置のコンデンサ製造方法では、次の問題点
があった。 第１、強誘電体物質を使用するコンデンサでは電極物質
としてＰｔ等を一般的に使用しているが、Ｐｔ等の電極
はエッチングが難しく、パターニング時にレジスト側壁
に除去された電極物質が堆積され、パターンの周辺に鋭
い突出部を形成する問題がある。このような突出部は非
常に薄くて後工程途中破損してコンデンサ間の静電容量
の不均一をもたらす。また、誘電膜の堆積後その膜が破
損されるおそれがあり、その場合には上下部電極が互い
に短絡されて記憶素子全体を誤動作させることがある。
さらに、破損されてずれた部分はウェーハ上の余所に吸
着して後工程を難しくすることがある。 第２、電極を形成するために、別の電極パターニングが
必要であり、フォトリソグラフィ及びエッチング工程の
ために生産コストが非常に高い。本発明はかかる問題点
を解決するためのもので、その目的は工程を単純化し、
コンデンサの面積を増加させることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置のコンデンサ製造方法は、基板上
に絶縁膜を所定の厚さに形成させ、その絶縁膜に所望の
形状のコンタクトホールを形成して、そのコンタクトホ
ールの中にその形状に合わせた第１電極を形成する。し
かる後、絶縁膜を所定の深さだけ除去して第１電極を露
出させ、その表面に誘電体膜及び第２電極を順次形成す
る。
の本発明の半導体装置のコンデンサ製造方法は、基板上
に絶縁膜を所定の厚さに形成させ、その絶縁膜に所望の
形状のコンタクトホールを形成して、そのコンタクトホ
ールの中にその形状に合わせた第１電極を形成する。し
かる後、絶縁膜を所定の深さだけ除去して第１電極を露
出させ、その表面に誘電体膜及び第２電極を順次形成す
る。
【０００９】
【発明の実施の形態】以下、上記した本発明の半導体装
置のコンデンサ製造方法を添付図面を参照してより詳細
に説明する。図２は本発明の第１実施形態による半導体
装置のコンデンサの製造行程の断面図である。図２
（ａ）に示すように、基板１上に層間絶縁膜２を形成す
る。この層間絶縁膜２は低圧気相成長法（ＬＰＣＶＤ）
又は常圧気相成長法（ＡＰＣＶＤ）法で形成され、且つ
一般的に使用する層間絶縁膜より約２０００Å程度厚く
形成する。図２（ｂ）に示すように、フォトリソグラフ
ィ及びエッチング工程で前記基板１が露出するまで層間
絶縁膜２を選択的に除去してコンタクトホール３を形成
する。このコンタクトホールはリアクティブイオンエッ
チング（ＲＩＥ）法で異方性エッチングして、コンタク
トホールの側壁が“Ｖ”字形状を有するように形成す
る。
置のコンデンサ製造方法を添付図面を参照してより詳細
に説明する。図２は本発明の第１実施形態による半導体
装置のコンデンサの製造行程の断面図である。図２
（ａ）に示すように、基板１上に層間絶縁膜２を形成す
る。この層間絶縁膜２は低圧気相成長法（ＬＰＣＶＤ）
又は常圧気相成長法（ＡＰＣＶＤ）法で形成され、且つ
一般的に使用する層間絶縁膜より約２０００Å程度厚く
形成する。図２（ｂ）に示すように、フォトリソグラフ
ィ及びエッチング工程で前記基板１が露出するまで層間
絶縁膜２を選択的に除去してコンタクトホール３を形成
する。このコンタクトホールはリアクティブイオンエッ
チング（ＲＩＥ）法で異方性エッチングして、コンタク
トホールの側壁が“Ｖ”字形状を有するように形成す
る。
【００１０】図２（ｃ）に示すように、コンタクトホー
ル３内と層間絶縁膜２の表面に下部電極物質４を低圧気
相成長法法で堆積する。図２（ｄ）に示すように、前記
下部電極物質４をレジスト無しにドライエッチングまた
はウェットエッチング、化学機械研磨を用いて前記層間
絶縁膜２が露出するまでエッチバックすることにより、
コンタクトホール３内に埋め込まれた状態で下部電極４
Ａを形成する。図２（ｅ）に示すように、前記層間絶縁
膜２をレジスト無しに約２０００Å程度エッチングして
前記下部電極４Ａの一部分を露出させる。このように、
下部電極が絶縁膜の中で形成されてから絶縁膜を取り除
いて下部電極を形成し、従来のように下部電極を直接エ
ッチングで成形していないので、その角の部分にもろい
突出物のようなものが生成されるおそればない。図２
（ｆ）に示すように、前記下部電極４Ａと前記層間絶縁
膜２の表面に誘電体薄膜５を形成し、前記誘電体薄膜５
上に上部電極６を形成する。つまり、下部電極４Ａは必
要とする適正な大きさのコンタクトホール面積に合わ
せ、且つ上部電極６は一層広い面積に形成している。
ル３内と層間絶縁膜２の表面に下部電極物質４を低圧気
相成長法法で堆積する。図２（ｄ）に示すように、前記
下部電極物質４をレジスト無しにドライエッチングまた
はウェットエッチング、化学機械研磨を用いて前記層間
絶縁膜２が露出するまでエッチバックすることにより、
コンタクトホール３内に埋め込まれた状態で下部電極４
Ａを形成する。図２（ｅ）に示すように、前記層間絶縁
膜２をレジスト無しに約２０００Å程度エッチングして
前記下部電極４Ａの一部分を露出させる。このように、
下部電極が絶縁膜の中で形成されてから絶縁膜を取り除
いて下部電極を形成し、従来のように下部電極を直接エ
ッチングで成形していないので、その角の部分にもろい
突出物のようなものが生成されるおそればない。図２
（ｆ）に示すように、前記下部電極４Ａと前記層間絶縁
膜２の表面に誘電体薄膜５を形成し、前記誘電体薄膜５
上に上部電極６を形成する。つまり、下部電極４Ａは必
要とする適正な大きさのコンタクトホール面積に合わ
せ、且つ上部電極６は一層広い面積に形成している。
【００１１】図３は本発明の第２実施形態による半導体
装置のコンデンサ製造工程断面図である。図３（ａ）に
示すように、基板１上に層間絶縁膜２を堆積し、図３
（ｂ）に示すように、前記基板１に電気的に連結できる
ようにフォトリソグラフィ及びエッチング工程でリセス
領域８及びその下側にコンタクトホール３を形成する。
パターニングされたレジスト７を用いてレジスト７の下
にアンダーカットが生ずるようにウェットエッチングや
化学ドライエッチングなどの等方性エッチングを施す。
このように前記アンダーカットによってリセス領域８を
形成した後、リアクティブイオンエッチング（ＲＩＥ）
法等の異方性エッチングで基板が露出するまでエッチン
グして、レジスト７の形状通りにコンタクトホール３を
形成することにより、１回のフォトリソグラフィ工程の
みでコンタクトホール３とリセス領域８を形成すること
ができる。その場合、リセス領域はコンタクトホールと
一体であるので、リセス領域を備えたコンタクトホール
ということができる。
装置のコンデンサ製造工程断面図である。図３（ａ）に
示すように、基板１上に層間絶縁膜２を堆積し、図３
（ｂ）に示すように、前記基板１に電気的に連結できる
ようにフォトリソグラフィ及びエッチング工程でリセス
領域８及びその下側にコンタクトホール３を形成する。
パターニングされたレジスト７を用いてレジスト７の下
にアンダーカットが生ずるようにウェットエッチングや
化学ドライエッチングなどの等方性エッチングを施す。
このように前記アンダーカットによってリセス領域８を
形成した後、リアクティブイオンエッチング（ＲＩＥ）
法等の異方性エッチングで基板が露出するまでエッチン
グして、レジスト７の形状通りにコンタクトホール３を
形成することにより、１回のフォトリソグラフィ工程の
みでコンタクトホール３とリセス領域８を形成すること
ができる。その場合、リセス領域はコンタクトホールと
一体であるので、リセス領域を備えたコンタクトホール
ということができる。
【００１２】図３（ｃ）に示すように、前記リセス領域
８とコンタクトホール３内及び層間絶縁膜２の全面に下
部電極物質４を堆積する。図３（ｄ）に示すように、前
記下部電極４物質は前記層間絶縁膜が露出するまでエッ
チングしてコンタクトホール３、８内に下部電極４Ａを
形成する。図３（ｅ）に示すように、前記層間絶縁膜２
をレジスト無しに所定の厚さだけエッチングして、前記
リセス領域８内の下部電極４Ａとコンタクトホール３内
の下部電極４Ａの一部を露出させる。図３（ｆ）に示す
ように、前記下部電極４Ａ及び前記層間絶縁膜２の全面
に誘電体薄膜５を形成し、前記誘電体薄膜５上に上部電
極６を形成する。このように形成された電極は、リセス
領域に形成された部分では裏側もコンデンサの電極とし
て使用することができるので、コンデンサの面積が広
い。
８とコンタクトホール３内及び層間絶縁膜２の全面に下
部電極物質４を堆積する。図３（ｄ）に示すように、前
記下部電極４物質は前記層間絶縁膜が露出するまでエッ
チングしてコンタクトホール３、８内に下部電極４Ａを
形成する。図３（ｅ）に示すように、前記層間絶縁膜２
をレジスト無しに所定の厚さだけエッチングして、前記
リセス領域８内の下部電極４Ａとコンタクトホール３内
の下部電極４Ａの一部を露出させる。図３（ｆ）に示す
ように、前記下部電極４Ａ及び前記層間絶縁膜２の全面
に誘電体薄膜５を形成し、前記誘電体薄膜５上に上部電
極６を形成する。このように形成された電極は、リセス
領域に形成された部分では裏側もコンデンサの電極とし
て使用することができるので、コンデンサの面積が広
い。
【００１３】図４は本発明の第３実施形態による半導体
装置のコンデンサ製造工程断面図である。図４（ａ）に
示すように、基板１上に層間絶縁膜２を堆積し、前記基
板１に電気的に連結できるようにフォトリソグラフィ及
びエッチング工程でリセス領域８を備えたコンタクトホ
ール３を形成する。図４（ｂ）に示すように、前記リセ
ス領域８を含めたコンタクトホール３内及び前記層間絶
縁膜２の表面に多結晶シリコン９を堆積し、前記多結晶
シリコン９をエッチバックして前記コンタクトホール３
の直線部内のみに残す。このとき、多結晶シリコン９は
半導体基板１と反応が無く、且つ堆積特性に優れたリン
Ｐがドーピングされた多結晶シリコンを使用する。
装置のコンデンサ製造工程断面図である。図４（ａ）に
示すように、基板１上に層間絶縁膜２を堆積し、前記基
板１に電気的に連結できるようにフォトリソグラフィ及
びエッチング工程でリセス領域８を備えたコンタクトホ
ール３を形成する。図４（ｂ）に示すように、前記リセ
ス領域８を含めたコンタクトホール３内及び前記層間絶
縁膜２の表面に多結晶シリコン９を堆積し、前記多結晶
シリコン９をエッチバックして前記コンタクトホール３
の直線部内のみに残す。このとき、多結晶シリコン９は
半導体基板１と反応が無く、且つ堆積特性に優れたリン
Ｐがドーピングされた多結晶シリコンを使用する。
【００１４】図４（ｃ）に示すように、前記コンタクト
ホール３内の多結晶シリコン９上と前記絶縁膜２の全面
にスパッタリングで約２００Å厚さのＴｉ薄膜を堆積
し、Ａｒなどの不活性雰囲気で急速熱処理(Rapid Therm
al Processing:RTP)、すなわち、約８００℃で１分以内
の熱処理を施すことにより、前記コンタクトホール３内
で露出している多結晶シリコン９の先端部のみに選択的
にＴｉ−シリサイドを形成する。そして、前記Ｔｉ−シ
リサイド１０の他の残りのＴｉをウェットエッチングで
除去し、Ｎ2 やＮＨ3 等の窒化性雰囲気で再び約８００
℃に１分以内の急速熱処理によって前記Ｔｉ−シリサイ
ドを窒化して、前記コンタクトホール３内の多結晶シリ
コン９上にＴｉＮ拡散防止膜１０を形成する。
ホール３内の多結晶シリコン９上と前記絶縁膜２の全面
にスパッタリングで約２００Å厚さのＴｉ薄膜を堆積
し、Ａｒなどの不活性雰囲気で急速熱処理(Rapid Therm
al Processing:RTP)、すなわち、約８００℃で１分以内
の熱処理を施すことにより、前記コンタクトホール３内
で露出している多結晶シリコン９の先端部のみに選択的
にＴｉ−シリサイドを形成する。そして、前記Ｔｉ−シ
リサイド１０の他の残りのＴｉをウェットエッチングで
除去し、Ｎ2 やＮＨ3 等の窒化性雰囲気で再び約８００
℃に１分以内の急速熱処理によって前記Ｔｉ−シリサイ
ドを窒化して、前記コンタクトホール３内の多結晶シリ
コン９上にＴｉＮ拡散防止膜１０を形成する。
【００１５】図４（ｄ）に示すように、前記絶縁膜２及
び拡散防止膜１０の全面にスパッタリングで下部電極４
物質を堆積し、前記下部電極４物質をエッチバックして
前記リセス領域８のみに残す。このとき、下部電極
は（、Ｂａ,Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚｒ,Ｔｉ）Ｏ3 等
の誘電物質と反応しないＰｔ、Ｉｒ、Ｒｕ、ＩｒＯ2、
ＲｕＯ2、ＳｒＲｕＯ3、ＹＢａ2Ｃｕ3Ｏ7、（Ｌａ,Ｓ
ｒ）ＣｏＯ3 等の物質を使用する。図４（ｅ）に示すよ
うに、前記絶縁膜３をレジスト無しにエッチングして前
記リセス領域８内の下部電極４を露出させる。図４
（ｆ）に示すように、前記下部電極４及び前記絶縁膜２
の全面に誘電体薄膜５を形成し、前記誘電体薄膜５上に
上部電極６を形成する。この実施形態においては、下部
電極４を高誘電率物質と反応しない物質で形成し、コン
タクトホール３内に基板１と反応せず塗布性に優れた多
結晶シリコン９を使用した。
び拡散防止膜１０の全面にスパッタリングで下部電極４
物質を堆積し、前記下部電極４物質をエッチバックして
前記リセス領域８のみに残す。このとき、下部電極
は（、Ｂａ,Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚｒ,Ｔｉ）Ｏ3 等
の誘電物質と反応しないＰｔ、Ｉｒ、Ｒｕ、ＩｒＯ2、
ＲｕＯ2、ＳｒＲｕＯ3、ＹＢａ2Ｃｕ3Ｏ7、（Ｌａ,Ｓ
ｒ）ＣｏＯ3 等の物質を使用する。図４（ｅ）に示すよ
うに、前記絶縁膜３をレジスト無しにエッチングして前
記リセス領域８内の下部電極４を露出させる。図４
（ｆ）に示すように、前記下部電極４及び前記絶縁膜２
の全面に誘電体薄膜５を形成し、前記誘電体薄膜５上に
上部電極６を形成する。この実施形態においては、下部
電極４を高誘電率物質と反応しない物質で形成し、コン
タクトホール３内に基板１と反応せず塗布性に優れた多
結晶シリコン９を使用した。
【００１６】図５は本発明の第４実施形態による半導体
装置のコンデンサ製造工程断面図である。図５（ａ）に
示すように、基板１上に層間絶縁膜２を堆積し、前記基
板１に電気的に連結できるようにフォトリソグラフィ及
びエッチング工程でリセス領域８及びコンタクトホール
３を形成する。図５（ｂ）に示すように、前記リセス領
域８内、コンタクトホール３内及び前記層間絶縁膜２の
全面に第１金属層４、第１拡散防止膜１０、多結晶シリ
コン９を順次形成する。第１金属層物質は誘電膜と反応
しないＰｔ、Ｉｒ、Ｒｕ、ＩｒＯ2、ＲｕＯ2、ＳｒＲｕ
Ｏ3、ＹＢａ2Ｃｕ3Ｏ7、（Ｌａ,Ｓｒ）ＣｏＯ3等の物質
とする。そして、第１拡散防止層１０はチタニウムと窒
素を主成分とする物質を使用し、多結晶シリコン９はリ
ンを含有する多結晶シリコンを使用する。前記多結晶シ
リコン９は低圧気相成長法で形成する。
装置のコンデンサ製造工程断面図である。図５（ａ）に
示すように、基板１上に層間絶縁膜２を堆積し、前記基
板１に電気的に連結できるようにフォトリソグラフィ及
びエッチング工程でリセス領域８及びコンタクトホール
３を形成する。図５（ｂ）に示すように、前記リセス領
域８内、コンタクトホール３内及び前記層間絶縁膜２の
全面に第１金属層４、第１拡散防止膜１０、多結晶シリ
コン９を順次形成する。第１金属層物質は誘電膜と反応
しないＰｔ、Ｉｒ、Ｒｕ、ＩｒＯ2、ＲｕＯ2、ＳｒＲｕ
Ｏ3、ＹＢａ2Ｃｕ3Ｏ7、（Ｌａ,Ｓｒ）ＣｏＯ3等の物質
とする。そして、第１拡散防止層１０はチタニウムと窒
素を主成分とする物質を使用し、多結晶シリコン９はリ
ンを含有する多結晶シリコンを使用する。前記多結晶シ
リコン９は低圧気相成長法で形成する。
【００１７】図５（ｃ）に示すように、前記多結晶シリ
コン９、第１拡散防止膜１０及び第１金属層４物質を前
記層間絶縁膜２の表面が露出するまでエッチバックして
除去する。図５（ｄ）に示すように、前記層間絶縁膜２
をレジスト無しにエッチングして前記リセス領域８内の
第１金属層４と前記コンタクトホール３内の第１金属層
４の一部を露出させる。図５（ｅ）に示すように、全面
にスパッタリング等の照準線(Line of sight）堆積法で
第２拡散防止膜１０ａと第２金属層４ａ物質を順次堆積
すると、前記リセス領域８及び絶縁膜２上に不連続的に
第２拡散防止膜１０ａと第２金属層４ａの物質が形成さ
れる。図５（ｆ）に示すように、前記絶縁膜２上の第２
拡散防止膜１０ａと第２金属層４ａを除去して、多結晶
シリコンを拡散防止層と金属層が覆う構造の下部電極を
形成する。そして、前記下部電極及び前記絶縁膜２の全
面に誘電体薄膜５及び上部電極６を順次形成する。この
実施形態は、電極の表面のみに誘電体薄膜５と反応性の
小さい物質を使用した方法である。
コン９、第１拡散防止膜１０及び第１金属層４物質を前
記層間絶縁膜２の表面が露出するまでエッチバックして
除去する。図５（ｄ）に示すように、前記層間絶縁膜２
をレジスト無しにエッチングして前記リセス領域８内の
第１金属層４と前記コンタクトホール３内の第１金属層
４の一部を露出させる。図５（ｅ）に示すように、全面
にスパッタリング等の照準線(Line of sight）堆積法で
第２拡散防止膜１０ａと第２金属層４ａ物質を順次堆積
すると、前記リセス領域８及び絶縁膜２上に不連続的に
第２拡散防止膜１０ａと第２金属層４ａの物質が形成さ
れる。図５（ｆ）に示すように、前記絶縁膜２上の第２
拡散防止膜１０ａと第２金属層４ａを除去して、多結晶
シリコンを拡散防止層と金属層が覆う構造の下部電極を
形成する。そして、前記下部電極及び前記絶縁膜２の全
面に誘電体薄膜５及び上部電極６を順次形成する。この
実施形態は、電極の表面のみに誘電体薄膜５と反応性の
小さい物質を使用した方法である。
【００１８】
【発明の効果】以上説明したように、本発明の半導体装
置のコンデンサ製造方法では次の効果がある。従来では
高誘電率物質を使用するコンデンサで一番多く使用する
Ｐｔのようにエッチングし難い物質を使用できなかった
が、本発明では絶縁膜を利用して加工し易くして下部電
極を形成しているので、エッチングし難い貴金属などを
下部電極として容易に使用することができる。しかも、
本発明方法では、絶縁膜の中に電極を埋め込んだ状態で
形成し、しかる後、絶縁膜を除去して下部電極を露出し
ているので、下部電極に従来のようなもろい突起物など
ができる可能性がない。本発明はコンタクトホールの形
成のためのフォトリソグラフィ工程のみでコンデンサの
電極形成を完了するので、少なくとも１回のフォトリソ
グラフィ工程を省略することができて、生産工程を単純
化することができる。本発明方法を用いれば、下部電極
の形状をその裏側までコンデンサとして使用する形状に
容易にすることができるので、コンデンサの面積を増加
させることができる。
置のコンデンサ製造方法では次の効果がある。従来では
高誘電率物質を使用するコンデンサで一番多く使用する
Ｐｔのようにエッチングし難い物質を使用できなかった
が、本発明では絶縁膜を利用して加工し易くして下部電
極を形成しているので、エッチングし難い貴金属などを
下部電極として容易に使用することができる。しかも、
本発明方法では、絶縁膜の中に電極を埋め込んだ状態で
形成し、しかる後、絶縁膜を除去して下部電極を露出し
ているので、下部電極に従来のようなもろい突起物など
ができる可能性がない。本発明はコンタクトホールの形
成のためのフォトリソグラフィ工程のみでコンデンサの
電極形成を完了するので、少なくとも１回のフォトリソ
グラフィ工程を省略することができて、生産工程を単純
化することができる。本発明方法を用いれば、下部電極
の形状をその裏側までコンデンサとして使用する形状に
容易にすることができるので、コンデンサの面積を増加
させることができる。
【図１】 従来の半導体装置のコンデンサ製造工程断面
図である。
図である。
【図２】 本発明の第１実施形態による半導体装置のコ
ンデンサ製造工程断面図である。
ンデンサ製造工程断面図である。
【図３】 本発明の第２実施形態による半導体装置のコ
ンデンサ製造工程断面図である。
ンデンサ製造工程断面図である。
【図４】 本発明の第３実施形態による半導体装置のコ
ンデンサ製造工程断面図である。
ンデンサ製造工程断面図である。
【図５】 本発明の第４実施形態による半導体装置のコ
ンデンサ製造工程断面図である。
ンデンサ製造工程断面図である。
１ 基板 ２ 絶縁膜 ３ コンタクトホール ４ 下部電極 ５ 誘電体薄膜 ６ 上部電極 ７ レジスト ８ リセス領域 ９ 多結晶シリコン １０ 拡散防止膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (5)
- 【請求項１】 基板上に絶縁膜を堆積し、その一部を除
去してリセス領域を有するコンタクトホールを形成する
段階と、 前記リセス領域を有するコンタクトホール内に第１電極
を形成する段階と、 前記第１電極の一部が露出するように前記絶縁膜を除去
する段階と、 前記露出した第１電極の表面に誘電体膜と第２電極を順
次形成する段階とを有することを特徴とする半導体装置
のコンデンサ製造方法。 - 【請求項２】 前記リセス領域を有するコンタクトホー
ルの形成方法は、 絶縁膜上に感光膜を形成する段階と、 マスクを用いて露光及び現像工程で前記感光膜をパター
ニングする段階と、 前記パターニングされた感光膜をマスクとして最初に前
記絶縁膜を等方性エッチングし、次に異方性エッチング
する段階とを含んでなることを特徴とする請求項１記載
の半導体装置のコンデンサ製造方法。 - 【請求項３】 基板上に絶縁膜を堆積し、その一部を除
去してコンタクトホールを形成する段階と、 前記コンタクトホール内に金属層、拡散防止層、及び伝
導性半導体層が積層された第１電極を形成する段階と、 第１電極の金属層が露出するように前記絶縁膜を除去す
る段階と、 前記露出された金属層の表面に誘電体膜と第２電極を順
次形成する段階とを有することを特徴とする半導体装置
のコンデンサ製造方法。 - 【請求項４】 コンタクトホールは、コンタクトホール
の上部面腕状のリセス領域が形成されるように、絶縁膜
の除去時にウェットエッチングとドライエッチングを並
行して形成することを特徴とする請求項３記載の半導体
装置のコンデンサ製造方法。 - 【請求項５】 基板上に絶縁膜を堆積し、その一部を除
去してコンタクトホールを形成する段階と、 前記コンタクトホール及び前記絶縁膜の全面に第１金属
層、第１拡散防止層及び真性半導体層を順次形成する段
階と、 前記真性半導体層、第１拡散防止層及び第１金属層がコ
ンタクトホール内のみに残るようにエッチングして第１
電極を形成する段階と、 前記絶縁膜を所定の深さに除去して第１電極を部分的に
露出する段階と、 前記第１電極の上に第２拡散防止層及び第２金属層を順
次形成する段階と、 前記露出された第１、第２金属層の表面に誘電体薄膜及
び第２電極を形成する段階とを有することを特徴とする
半導体装置のコンデンサ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR371/1996 | 1996-01-10 | ||
| KR1019960000371A KR100215905B1 (ko) | 1996-01-10 | 1996-01-10 | 반도체 장치의 축전기 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199686A JPH09199686A (ja) | 1997-07-31 |
| JP2816839B2 true JP2816839B2 (ja) | 1998-10-27 |
Family
ID=19449225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8281574A Expired - Fee Related JP2816839B2 (ja) | 1996-01-10 | 1996-10-04 | 半導体装置のコンデンサ製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP2816839B2 (ja) |
| KR (1) | KR100215905B1 (ja) |
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| KR100252055B1 (ko) * | 1997-12-11 | 2000-04-15 | 윤종용 | 커패시터를 포함하는 반도체장치 및 그 제조방법 |
| KR100457747B1 (ko) * | 1997-12-27 | 2005-02-23 | 주식회사 하이닉스반도체 | 반도체소자의전하저장전극형성방법 |
| JP4956355B2 (ja) * | 1998-08-07 | 2012-06-20 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4809961B2 (ja) * | 1998-08-07 | 2011-11-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2008053743A (ja) * | 1998-08-07 | 2008-03-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2000294640A (ja) * | 1999-04-09 | 2000-10-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100305680B1 (ko) * | 1999-08-26 | 2001-11-01 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
| KR20030025672A (ko) * | 2001-09-22 | 2003-03-29 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조방법 |
| JP2009272565A (ja) * | 2008-05-09 | 2009-11-19 | Toshiba Corp | 半導体記憶装置、及びその製造方法 |
| CN113270394B (zh) * | 2021-05-19 | 2024-01-23 | 上海华虹宏力半导体制造有限公司 | 半导体器件的形成方法 |
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|---|---|---|---|---|
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| JP3199717B2 (ja) * | 1989-09-08 | 2001-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
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| KR950012554B1 (ko) * | 1992-06-24 | 1995-10-18 | 현대전자산업주식회사 | 고집적 반도체소자의 전하저장전극 제조방법 |
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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- 1996-01-10 KR KR1019960000371A patent/KR100215905B1/ko not_active IP Right Cessation
- 1996-05-20 DE DE19620185A patent/DE19620185C2/de not_active Expired - Fee Related
- 1996-05-21 US US08/651,933 patent/US5849618A/en not_active Expired - Lifetime
- 1996-10-04 JP JP8281574A patent/JP2816839B2/ja not_active Expired - Fee Related
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| KR100215905B1 (ko) | 1999-08-16 |
| DE19620185A1 (de) | 1997-07-24 |
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