JPH0964298A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0964298A JPH0964298A JP7211637A JP21163795A JPH0964298A JP H0964298 A JPH0964298 A JP H0964298A JP 7211637 A JP7211637 A JP 7211637A JP 21163795 A JP21163795 A JP 21163795A JP H0964298 A JPH0964298 A JP H0964298A
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Abstract
(57)【要約】
【課題】 誘電体膜としてペロブスカイト誘電体膜薄膜
を使用した場合、サイドウォールとしてポリシリコン膜
が使用できず、キャパシタ容量を大きくすることができ
なかった。 【解決手段】 ペロブスカイト誘電体膜薄膜からなる誘
電体膜１３と直接接触するキャパシタの下部電極を、電
極層１０と金属材料の第１のサイドウォール１５とで構
成する。 【効果】 誘電体膜と下部電極との接触面積が増加し、
キャパシタ容量を大きくできる。
を使用した場合、サイドウォールとしてポリシリコン膜
が使用できず、キャパシタ容量を大きくすることができ
なかった。 【解決手段】 ペロブスカイト誘電体膜薄膜からなる誘
電体膜１３と直接接触するキャパシタの下部電極を、電
極層１０と金属材料の第１のサイドウォール１５とで構
成する。 【効果】 誘電体膜と下部電極との接触面積が増加し、
キャパシタ容量を大きくできる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと記す。）のキャパシタ容量（以下、容量
と記す。）を改善し得る構造及びその製造方法に関する
ものである。
関し、特にダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと記す。）のキャパシタ容量（以下、容量
と記す。）を改善し得る構造及びその製造方法に関する
ものである。
【０００２】
【従来の技術】ＤＲＡＭに代表される半導体記憶装置に
おいては、誘電体膜にペロブスカイト誘電体膜薄膜から
なる高誘電率膜を用いて、キャパシタの厚みを薄くする
とともに低いリーク電流を持つメモリセル構造を採用し
て高集積化を図っている。
おいては、誘電体膜にペロブスカイト誘電体膜薄膜から
なる高誘電率膜を用いて、キャパシタの厚みを薄くする
とともに低いリーク電流を持つメモリセル構造を採用し
て高集積化を図っている。
【０００３】図１２は、誘電体膜にペロブスカイト誘電
体膜薄膜を用いたキャパシタを備えた従来の半導体記憶
装置の断面構造図である。図において、１は半導体基
板、２はシリコン酸化膜（以下、酸化膜と記す。）から
なる素子分離絶縁膜（以下、分離絶縁膜と記す。）、３
は導電層、４は絶縁膜、５は導電層３とその周囲を覆っ
ている絶縁膜４とで形成されるゲート電極、６は絶縁層
であるＣＶＤ法により形成された層間絶縁膜、７は層間
絶縁膜６に形成され半導体基板１に達するコンタクトホ
ール、８は導電膜であるドープドポリシリコン膜（以
下、プラグと記す。）、９はバリア層である窒化チタン
膜、１０は電極層である白金膜（以下、Ｐｔ膜と記
す。）、１１はパターニングされたバリア層９と電極層
１０とで形成される電極パターン、１２はＣＶＤ法によ
り形成された酸化膜からなる絶縁膜のサイドウォール、
１３は誘電体膜であるペロブスカイト誘電体膜薄膜、１
４は上部電極であるＰｔ膜、Ｓ１は電極層１０と誘電体
膜１３との接触面積を示す。なお、不純物拡散領域は図
示が省略されている。
体膜薄膜を用いたキャパシタを備えた従来の半導体記憶
装置の断面構造図である。図において、１は半導体基
板、２はシリコン酸化膜（以下、酸化膜と記す。）から
なる素子分離絶縁膜（以下、分離絶縁膜と記す。）、３
は導電層、４は絶縁膜、５は導電層３とその周囲を覆っ
ている絶縁膜４とで形成されるゲート電極、６は絶縁層
であるＣＶＤ法により形成された層間絶縁膜、７は層間
絶縁膜６に形成され半導体基板１に達するコンタクトホ
ール、８は導電膜であるドープドポリシリコン膜（以
下、プラグと記す。）、９はバリア層である窒化チタン
膜、１０は電極層である白金膜（以下、Ｐｔ膜と記
す。）、１１はパターニングされたバリア層９と電極層
１０とで形成される電極パターン、１２はＣＶＤ法によ
り形成された酸化膜からなる絶縁膜のサイドウォール、
１３は誘電体膜であるペロブスカイト誘電体膜薄膜、１
４は上部電極であるＰｔ膜、Ｓ１は電極層１０と誘電体
膜１３との接触面積を示す。なお、不純物拡散領域は図
示が省略されている。
【０００４】図１０，１１，１２は、ベロブスカイト誘
電体膜薄膜を用いたキャパシタを備えた従来の半導体記
憶装置の製造方法を、工程を追って順次示した断面図で
ある。図を参照して説明する。
電体膜薄膜を用いたキャパシタを備えた従来の半導体記
憶装置の製造方法を、工程を追って順次示した断面図で
ある。図を参照して説明する。
【０００５】図１０に示すように、半導体基板１上に分
離絶縁膜２と、導電層３とその周囲を覆っている絶縁膜
４とからなるゲート電極５とを形成した後、全面にＣＶ
Ｄ法により層間絶縁膜６を積層する。次に公知の方法に
よりコンタクトホール７を開口した後ドープドポリシリ
コン膜を埋め込み、プラグ８を形成する。プラグ８は後
工程で層間絶縁膜６上に形成されるバリア層９と半導体
基板１とを接続する。次に、全面にスパッタ法によりバ
リア層９である窒化チタン膜（膜厚５０〜１００ｎｍ）
と電極層１０であるＰｔ膜（膜厚５０〜１００ｎｍ）と
を形成した後、写真製版処理（露光→現像）により形成
したフォトレジストパターン（図示せず）をマスクとし
て異方性エッチングを行い下部電極となる電極パターン
１１を形成する。なお、バリア層９である窒化チタン膜
は、電極層１０であるＰｔ膜がドープドポリシリコン膜
からなるプラグ８と反応してシリサイド化し、その結果
キャパシタ特性が低下するのを防止するために形成す
る。なお酸化チタン膜または窒化タンタル膜または酸化
タンタル膜でも同様の効果を得る。
離絶縁膜２と、導電層３とその周囲を覆っている絶縁膜
４とからなるゲート電極５とを形成した後、全面にＣＶ
Ｄ法により層間絶縁膜６を積層する。次に公知の方法に
よりコンタクトホール７を開口した後ドープドポリシリ
コン膜を埋め込み、プラグ８を形成する。プラグ８は後
工程で層間絶縁膜６上に形成されるバリア層９と半導体
基板１とを接続する。次に、全面にスパッタ法によりバ
リア層９である窒化チタン膜（膜厚５０〜１００ｎｍ）
と電極層１０であるＰｔ膜（膜厚５０〜１００ｎｍ）と
を形成した後、写真製版処理（露光→現像）により形成
したフォトレジストパターン（図示せず）をマスクとし
て異方性エッチングを行い下部電極となる電極パターン
１１を形成する。なお、バリア層９である窒化チタン膜
は、電極層１０であるＰｔ膜がドープドポリシリコン膜
からなるプラグ８と反応してシリサイド化し、その結果
キャパシタ特性が低下するのを防止するために形成す
る。なお酸化チタン膜または窒化タンタル膜または酸化
タンタル膜でも同様の効果を得る。
【０００６】次に図１１に示すように、、全面にＣＶＤ
法によりシリコン酸化膜（図示せず）を形成後エッチバ
ックを行い、電極パターン１１の側壁に酸化膜のサイド
ウォール１２を形成する。このため、容量に比例する誘
電体膜１３との接触面積は、電極層１０の上面のＳ１の
みになる。なお、酸化膜のサイドウォール１２は、誘電
体膜１３の段差被膜性が十分でないために、電極パター
ン１１への被覆性の向上特にパターンエッジ部での誘電
体膜１３の信頼性確保のために形成する。
法によりシリコン酸化膜（図示せず）を形成後エッチバ
ックを行い、電極パターン１１の側壁に酸化膜のサイド
ウォール１２を形成する。このため、容量に比例する誘
電体膜１３との接触面積は、電極層１０の上面のＳ１の
みになる。なお、酸化膜のサイドウォール１２は、誘電
体膜１３の段差被膜性が十分でないために、電極パター
ン１１への被覆性の向上特にパターンエッジ部での誘電
体膜１３の信頼性確保のために形成する。
【０００７】次に図１２に示すように、電極層１０と酸
化膜のサイドウォール１２との表面にスパッタ法あるい
はＣＶＤ法により誘電体膜１３であるペロブスカイト誘
電体膜薄膜（膜厚３０〜６０ｎｍ）と、スパッタ法によ
り上部電極１４であるＰｔ膜（膜厚５０〜１００ｎｍ）
とを形成してキャパシタを形成する。なお、ペロブスカ
イト誘電体膜薄膜としては、チタン酸バリウムストロン
チウム（（ＢａxＳｒ1ーx）ＴｉＯ3膜）（ＢＳＴ膜）や
チタン酸ジルコン酸鉛（Ｐｂ（ＺｒxＴｉ1ーx）Ｏ3膜）
（ＰＺＴ膜）等が用いられている。
化膜のサイドウォール１２との表面にスパッタ法あるい
はＣＶＤ法により誘電体膜１３であるペロブスカイト誘
電体膜薄膜（膜厚３０〜６０ｎｍ）と、スパッタ法によ
り上部電極１４であるＰｔ膜（膜厚５０〜１００ｎｍ）
とを形成してキャパシタを形成する。なお、ペロブスカ
イト誘電体膜薄膜としては、チタン酸バリウムストロン
チウム（（ＢａxＳｒ1ーx）ＴｉＯ3膜）（ＢＳＴ膜）や
チタン酸ジルコン酸鉛（Ｐｂ（ＺｒxＴｉ1ーx）Ｏ3膜）
（ＰＺＴ膜）等が用いられている。
【０００８】また、ペロブスカイト誘電体膜薄膜（以
下、ＢＳＴ膜と記す。）は比較的不安定な酸化物である
ので、従来電極材料として使用してきたポリシリコン膜
を用いることができない。すなわち、還元性が非常に強
いポリシリコン膜とペロブスカイト誘電体膜薄膜との接
触系では、成膜中あるいは後工程中に界面で酸化還元反
応が生じやすく、ポリシリコン膜によるペロブスカイト
誘電体膜薄膜の還元の結果形成される界面近傍の酸素欠
損層（あるいはそれによって発生する界面トラップ順
位）はリーク電流激増を引き起こし、また相補的に形成
される界面のシリコン酸化膜はキャパシタ特性の著しい
低下をもたらすからである。そのため電極層１０と上部
電極１４との電極材料として、酸化されにくくまた酸化
しても導電性を示し、かつペロブスカイト誘電体膜薄膜
との界面において誘電率の低い絶縁物を形成しない金属
材料を用いている。たとえば高融点金属（白金，ルテニ
ウム，イリジウム，パラジウム）もしくはその酸化物も
しくはその窒化物である。
下、ＢＳＴ膜と記す。）は比較的不安定な酸化物である
ので、従来電極材料として使用してきたポリシリコン膜
を用いることができない。すなわち、還元性が非常に強
いポリシリコン膜とペロブスカイト誘電体膜薄膜との接
触系では、成膜中あるいは後工程中に界面で酸化還元反
応が生じやすく、ポリシリコン膜によるペロブスカイト
誘電体膜薄膜の還元の結果形成される界面近傍の酸素欠
損層（あるいはそれによって発生する界面トラップ順
位）はリーク電流激増を引き起こし、また相補的に形成
される界面のシリコン酸化膜はキャパシタ特性の著しい
低下をもたらすからである。そのため電極層１０と上部
電極１４との電極材料として、酸化されにくくまた酸化
しても導電性を示し、かつペロブスカイト誘電体膜薄膜
との界面において誘電率の低い絶縁物を形成しない金属
材料を用いている。たとえば高融点金属（白金，ルテニ
ウム，イリジウム，パラジウム）もしくはその酸化物も
しくはその窒化物である。
【０００９】
【発明が解決しようとする課題】ところが、さらにＤＲ
ＡＭの大容量化が押し進められると、より小さな専有面
積においてより大きな容量を有するキャパシタが求めら
れてきた。上述した構造のキャパシタでは、容量は下部
電極と誘電体膜との接触面積に比例し、誘電体膜の厚み
に反比例する。誘電体膜の薄膜化には物理的な限界があ
るため、容量を大きくするためには下部電極と誘電体膜
との接触面積を大きくすることが望ましい。
ＡＭの大容量化が押し進められると、より小さな専有面
積においてより大きな容量を有するキャパシタが求めら
れてきた。上述した構造のキャパシタでは、容量は下部
電極と誘電体膜との接触面積に比例し、誘電体膜の厚み
に反比例する。誘電体膜の薄膜化には物理的な限界があ
るため、容量を大きくするためには下部電極と誘電体膜
との接触面積を大きくすることが望ましい。
【００１０】しかしながら上記した従来例のキャパシタ
では、誘電体膜１３の被覆性の向上のために電極パター
ン１１の側壁に酸化膜のサイドウォール１２を形成して
いるので、容量に比例する下部電極と誘電体膜との接触
面積が、電極層１０の上部のみに限定され小さくなって
いた。
では、誘電体膜１３の被覆性の向上のために電極パター
ン１１の側壁に酸化膜のサイドウォール１２を形成して
いるので、容量に比例する下部電極と誘電体膜との接触
面積が、電極層１０の上部のみに限定され小さくなって
いた。
【００１１】この発明は上記のような問題点を解決する
ためになされたもので、従来と同じ占有面積でありなが
ら、より大きな容量を有するキャパシタを備えた半導体
記憶装置の構造及びその製造方法を提供する事を目的と
する。
ためになされたもので、従来と同じ占有面積でありなが
ら、より大きな容量を有するキャパシタを備えた半導体
記憶装置の構造及びその製造方法を提供する事を目的と
する。
【００１２】
【課題を解決するための手段】この発明の請求項１に係
わる半導体記憶装置は、半導体基板の主表面上に形成さ
れたゲート電極と、前記半導体基板と前記ゲート電極と
の表面に形成され前記半導体基板と接続されたバリア層
と、前記バリア層の上部に形成された電極層と、前記バ
リア層と前記電極層との側壁に形成された第１のサイド
ウォールと、前記電極層と前記第１のサイドウォールと
の表面上を覆うペロブスカイト誘電体膜薄膜からなる誘
電体膜と、前記誘電体膜の表面上を覆う上部電極とを備
えた半導体記憶装置であって、前記第１のサイドウォー
ルが金属材料から構成されており、かつ前記電極層と前
記第１のサイドウォールとで下部電極が構成されてい
る。
わる半導体記憶装置は、半導体基板の主表面上に形成さ
れたゲート電極と、前記半導体基板と前記ゲート電極と
の表面に形成され前記半導体基板と接続されたバリア層
と、前記バリア層の上部に形成された電極層と、前記バ
リア層と前記電極層との側壁に形成された第１のサイド
ウォールと、前記電極層と前記第１のサイドウォールと
の表面上を覆うペロブスカイト誘電体膜薄膜からなる誘
電体膜と、前記誘電体膜の表面上を覆う上部電極とを備
えた半導体記憶装置であって、前記第１のサイドウォー
ルが金属材料から構成されており、かつ前記電極層と前
記第１のサイドウォールとで下部電極が構成されてい
る。
【００１３】この発明の請求項２に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上にゲート電極を
形成する工程と、前記半導体基板の表面を含む全面にバ
リア層と電極層とを順次形成する工程と、前記バリア層
と前記電極層とを所定の形状にパターニングする工程
と、前記バリア層と前記電極層との表面を含む全面に金
属材料の膜を形成する工程と、エッチバックを行い前記
バリア層と前記電極層との側壁に前記金属材料からなる
第１のサイドウォールを形成する工程と、前記電極層と
前記第１のサイドウォールとで構成した下部電極の表面
上にペロブスカイト誘電体膜薄膜からなる誘電体膜を形
成する工程と、前記誘電体膜の表面上に上部電極を形成
する工程とを備えている。
置の製造方法は、半導体基板の主表面上にゲート電極を
形成する工程と、前記半導体基板の表面を含む全面にバ
リア層と電極層とを順次形成する工程と、前記バリア層
と前記電極層とを所定の形状にパターニングする工程
と、前記バリア層と前記電極層との表面を含む全面に金
属材料の膜を形成する工程と、エッチバックを行い前記
バリア層と前記電極層との側壁に前記金属材料からなる
第１のサイドウォールを形成する工程と、前記電極層と
前記第１のサイドウォールとで構成した下部電極の表面
上にペロブスカイト誘電体膜薄膜からなる誘電体膜を形
成する工程と、前記誘電体膜の表面上に上部電極を形成
する工程とを備えている。
【００１４】この発明の請求項３に係わる半導体記憶装
置は、半導体基板の主表面上を覆う絶縁層と、前記絶縁
層に形成され前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記絶縁膜の上部
に形成され前記導電膜と接続されたバリア層と、前記バ
リア層の上部に形成された電極層と、前記バリア層と前
記電極層との側壁に形成された第１のサイドウォール
と、前記電極層と前記第１のサイドウォールとの表面上
を覆うペロブスカイト誘電体膜薄膜からなる誘電体膜
と、前記誘電体膜の表面上を覆う上部電極とを備えた半
導体記憶装置であって、前記第１のサイドウォールが金
属材料から構成されており、かつ前記電極層と前記第１
のサイドウォールとで下部電極が構成されている。
置は、半導体基板の主表面上を覆う絶縁層と、前記絶縁
層に形成され前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記絶縁膜の上部
に形成され前記導電膜と接続されたバリア層と、前記バ
リア層の上部に形成された電極層と、前記バリア層と前
記電極層との側壁に形成された第１のサイドウォール
と、前記電極層と前記第１のサイドウォールとの表面上
を覆うペロブスカイト誘電体膜薄膜からなる誘電体膜
と、前記誘電体膜の表面上を覆う上部電極とを備えた半
導体記憶装置であって、前記第１のサイドウォールが金
属材料から構成されており、かつ前記電極層と前記第１
のサイドウォールとで下部電極が構成されている。
【００１５】この発明の請求項４に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次形成する工程と、前記バリ
ア層と前記電極層とを所定の形状にパターニングする工
程と、前記バリア層と前記電極層との表面を含む全面に
金属材料の膜を形成する工程と、エッチバックを行い前
記バリア層と前記電極層との側壁に前記金属材料からな
る第１のサイドウォールを形成する工程と、前記電極層
と前記第１のサイドウォールとで構成した下部電極の表
面上にペロブスカイト誘電体膜薄膜からなる誘電体膜を
形成する工程と、前記誘電体膜の表面上に上部電極を形
成する工程とを備えている。
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次形成する工程と、前記バリ
ア層と前記電極層とを所定の形状にパターニングする工
程と、前記バリア層と前記電極層との表面を含む全面に
金属材料の膜を形成する工程と、エッチバックを行い前
記バリア層と前記電極層との側壁に前記金属材料からな
る第１のサイドウォールを形成する工程と、前記電極層
と前記第１のサイドウォールとで構成した下部電極の表
面上にペロブスカイト誘電体膜薄膜からなる誘電体膜を
形成する工程と、前記誘電体膜の表面上に上部電極を形
成する工程とを備えている。
【００１６】この発明の請求項５に係わる半導体記憶装
置は、半導体基板の主表面上を覆い一部に突出した凸状
部を形成した絶縁層と、前記絶縁層に形成され前記凸状
部の表面から前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記凸状部の上部
に形成され前記導電膜と接続されたバリア層と、前記バ
リア層の上部に形成された電極層と、前記凸状部と前記
バリア層と前記電極層との側壁に形成された第１のサイ
ドウォールと、前記電極層と前記第１のサイドウォール
との表面上を覆うペロブスカイト誘電体膜薄膜からなる
誘電体膜と、前記誘電体膜の表面上を覆う上部電極とを
備えた半導体記憶装置であって、前記第１のサイドウォ
ールが金属材料から構成されており、かつ前記電極層と
前記第１のサイドウォールとで下部電極が構成されてい
る。
置は、半導体基板の主表面上を覆い一部に突出した凸状
部を形成した絶縁層と、前記絶縁層に形成され前記凸状
部の表面から前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記凸状部の上部
に形成され前記導電膜と接続されたバリア層と、前記バ
リア層の上部に形成された電極層と、前記凸状部と前記
バリア層と前記電極層との側壁に形成された第１のサイ
ドウォールと、前記電極層と前記第１のサイドウォール
との表面上を覆うペロブスカイト誘電体膜薄膜からなる
誘電体膜と、前記誘電体膜の表面上を覆う上部電極とを
備えた半導体記憶装置であって、前記第１のサイドウォ
ールが金属材料から構成されており、かつ前記電極層と
前記第１のサイドウォールとで下部電極が構成されてい
る。
【００１７】この発明の請求項６に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを所定の形状にパターニングする
と同時に前記絶縁層を所定深さオーバーエッチングして
凸状部を形成する工程と、前記絶縁層の凸状部と前記バ
リア層と前記電極層との表面を含む全面に金属材料の膜
を形成する工程と、エッチバックを行い前記絶縁層の凸
状部と前記バリア層と前記電極層との側壁に前記金属材
料からなる第１のサイドウォールを形成する工程と、前
記電極層と前記第１のサイドウォールとで構成した下部
電極の表面上にペロブスカイト誘電体膜薄膜からなる誘
電体膜を形成する工程と、前記誘電体膜の表面上に上部
電極を形成する工程とを備えている。
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを所定の形状にパターニングする
と同時に前記絶縁層を所定深さオーバーエッチングして
凸状部を形成する工程と、前記絶縁層の凸状部と前記バ
リア層と前記電極層との表面を含む全面に金属材料の膜
を形成する工程と、エッチバックを行い前記絶縁層の凸
状部と前記バリア層と前記電極層との側壁に前記金属材
料からなる第１のサイドウォールを形成する工程と、前
記電極層と前記第１のサイドウォールとで構成した下部
電極の表面上にペロブスカイト誘電体膜薄膜からなる誘
電体膜を形成する工程と、前記誘電体膜の表面上に上部
電極を形成する工程とを備えている。
【００１８】この発明の請求項７に係わる半導体記憶装
置は、半導体基板の主表面上を覆う絶縁層と、前記絶縁
層に形成され前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記絶縁層の上部
で前記半導体基板の主面に対し鉛直方向に延在した前記
導電膜の延在部分と、前記導電膜の延在部分の上部に形
成されたバリア層と、前記バリア層の上部に形成された
電極層と、前記導電膜の延在部分と前記バリア層と前記
電極層との側壁に形成された第３のサイドウォールと、
前記電極層と前記第３のサイドウォールとの表面上を覆
うペロブスカイト誘電体膜薄膜からなる誘電体膜と、前
記誘電体膜の表面上を覆う上部電極とを備えた半導体記
憶装置であって、第３のサイドウォールが前記導電膜の
延在部分の側壁に形成された絶縁膜からなる第２のサイ
ドウォールと前記第２のサイドウォールの表面を覆う金
属材料の膜とで構成されており、かつ前記電極層と前記
金属材料の膜とで下部電極が構成されている。
置は、半導体基板の主表面上を覆う絶縁層と、前記絶縁
層に形成され前記半導体基板の主表面に達するコンタク
トホール内に埋め込まれた導電膜と、前記絶縁層の上部
で前記半導体基板の主面に対し鉛直方向に延在した前記
導電膜の延在部分と、前記導電膜の延在部分の上部に形
成されたバリア層と、前記バリア層の上部に形成された
電極層と、前記導電膜の延在部分と前記バリア層と前記
電極層との側壁に形成された第３のサイドウォールと、
前記電極層と前記第３のサイドウォールとの表面上を覆
うペロブスカイト誘電体膜薄膜からなる誘電体膜と、前
記誘電体膜の表面上を覆う上部電極とを備えた半導体記
憶装置であって、第３のサイドウォールが前記導電膜の
延在部分の側壁に形成された絶縁膜からなる第２のサイ
ドウォールと前記第２のサイドウォールの表面を覆う金
属材料の膜とで構成されており、かつ前記電極層と前記
金属材料の膜とで下部電極が構成されている。
【００１９】この発明の請求項８に係わる半導体記憶装
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを前記導電膜の上部にパターニン
グすると同時に前記導電膜の延在部分を形成する工程
と、前記導電膜の延在部分と前記バリア層と前記電極層
との表面を含む全面に絶縁膜を形成した後エッチバック
を行い前記導電膜の延在部分の側壁に前記絶縁膜からな
る第２のサイドウォールを形成する工程と、前記第２の
サイドウォールと前記電極層との表面を含む全面に金属
材料の膜を形成した後エッチバックを行い前記第２のサ
イドウォールの表面に前記金属材料の膜を形成して、前
記第２のサイドウォールと前記金属材料の膜とで第３の
サイドウォールを形成する工程と、前記電極層と前記金
属材料の膜とで構成した下部電極の表面上にペロブスカ
イト誘電体膜薄膜からなる誘電体膜を形成する工程と、
前記誘電体膜の表面上に上部電極を形成する工程とを備
えている。
置の製造方法は、半導体基板の主表面上に絶縁層を形成
する工程と、前記絶縁層に前記半導体基板の主表面に達
するコンタクトホールを形成する工程と、前記コンタク
トホールに導電膜を埋め込む工程と、前記絶縁層の表面
にバリア層と電極層とを順次を形成する工程と、前記バ
リア層と前記電極層とを前記導電膜の上部にパターニン
グすると同時に前記導電膜の延在部分を形成する工程
と、前記導電膜の延在部分と前記バリア層と前記電極層
との表面を含む全面に絶縁膜を形成した後エッチバック
を行い前記導電膜の延在部分の側壁に前記絶縁膜からな
る第２のサイドウォールを形成する工程と、前記第２の
サイドウォールと前記電極層との表面を含む全面に金属
材料の膜を形成した後エッチバックを行い前記第２のサ
イドウォールの表面に前記金属材料の膜を形成して、前
記第２のサイドウォールと前記金属材料の膜とで第３の
サイドウォールを形成する工程と、前記電極層と前記金
属材料の膜とで構成した下部電極の表面上にペロブスカ
イト誘電体膜薄膜からなる誘電体膜を形成する工程と、
前記誘電体膜の表面上に上部電極を形成する工程とを備
えている。
【００２０】この発明の請求項９に係わる半導体記憶装
置の製造方法は、請求項２または４または６または８の
いずれかにおいて金属材料の膜が電極層と同質の物質で
形成されている。
置の製造方法は、請求項２または４または６または８の
いずれかにおいて金属材料の膜が電極層と同質の物質で
形成されている。
【００２１】
実施の形態１．以下、本発明の実施の形態１について、
図面を参照して説明する。図１は、実施の形態１に係わ
る半導体記憶装置の断面図を示す。図において、従来例
と同一符号は同一部分を示し、１５は第１のサイドウォ
ールであるＰｔ膜のサイドウォール、Ｓ２はＰｔ膜のサ
イドウォール１５と誘電体膜１３との接触面積を示す。
図面を参照して説明する。図１は、実施の形態１に係わ
る半導体記憶装置の断面図を示す。図において、従来例
と同一符号は同一部分を示し、１５は第１のサイドウォ
ールであるＰｔ膜のサイドウォール、Ｓ２はＰｔ膜のサ
イドウォール１５と誘電体膜１３との接触面積を示す。
【００２２】また図２は、製造方法の一工程における半
導体記憶装置の断面図である。従来例と同様にして、分
離絶縁膜２とゲート電極５とを形成した半導体基板１の
上面に層間絶縁膜６を形成する。次に層間絶縁膜６に半
導体基板１の表面に達するコンタクトホール７を形成し
た後、ドープドポリシリコン膜を埋め込みプラグ８を形
成する。次にプラグ８の表面を含む層間絶縁膜６の上面
にバリア層９と電極層１０との電極パターン１１を形成
する（図１０参照）。
導体記憶装置の断面図である。従来例と同様にして、分
離絶縁膜２とゲート電極５とを形成した半導体基板１の
上面に層間絶縁膜６を形成する。次に層間絶縁膜６に半
導体基板１の表面に達するコンタクトホール７を形成し
た後、ドープドポリシリコン膜を埋め込みプラグ８を形
成する。次にプラグ８の表面を含む層間絶縁膜６の上面
にバリア層９と電極層１０との電極パターン１１を形成
する（図１０参照）。
【００２３】次に図２に示すように、全面にスパッタ法
によりＰｔ膜（膜厚３００〜４００ｎｍ）（図示せず）
を形成した後、エッチバックを行い電極パターン１１の
側壁にＰｔ膜のサイドウォール１５を形成し、電極層１
０とＰｔ膜のサイドウォール１５とで下部電極を形成す
る。
によりＰｔ膜（膜厚３００〜４００ｎｍ）（図示せず）
を形成した後、エッチバックを行い電極パターン１１の
側壁にＰｔ膜のサイドウォール１５を形成し、電極層１
０とＰｔ膜のサイドウォール１５とで下部電極を形成す
る。
【００２４】次に図１に示すように、電極層１０とＰｔ
膜のサイドウォール１５との表面に、従来例と同様にし
て誘電体膜１３となるＢＳＴ膜と上部電極１４となるＰ
ｔ膜とを形成しキャパシタを形成する。またこのとき、
電極層１０と第１のサイドウォール１５とを同質の物質
で形成しているので、エッチバック工程におけるエッチ
ング条件の設定が容易になり、誘電体膜の成膜工程にお
ける薄膜結晶組織の均一性が向上する。
膜のサイドウォール１５との表面に、従来例と同様にし
て誘電体膜１３となるＢＳＴ膜と上部電極１４となるＰ
ｔ膜とを形成しキャパシタを形成する。またこのとき、
電極層１０と第１のサイドウォール１５とを同質の物質
で形成しているので、エッチバック工程におけるエッチ
ング条件の設定が容易になり、誘電体膜の成膜工程にお
ける薄膜結晶組織の均一性が向上する。
【００２５】以上のように、電極パターン１１の側壁に
Ｐｔ膜のサイドウォール１５を形成して、下部電極を電
極層１０とＰｔ膜のサイドウォール１５とで構成したの
で、従来例ではＳ１のみであった下部電極と誘電体膜と
の接触面積が、本発明では（Ｓ１＋Ｓ２）となりＳ２分
増加する。従って、キャパシタの平面占有面積を増加さ
せることなく、下部電極と誘電体膜との接触面積を大き
くすることができ、容量を大きくすることができる。ま
た電極パターン１１の側壁にＰｔ膜のサイドウォール１
５を形成したので、誘電体膜１３の被覆性を損なうこと
がない。
Ｐｔ膜のサイドウォール１５を形成して、下部電極を電
極層１０とＰｔ膜のサイドウォール１５とで構成したの
で、従来例ではＳ１のみであった下部電極と誘電体膜と
の接触面積が、本発明では（Ｓ１＋Ｓ２）となりＳ２分
増加する。従って、キャパシタの平面占有面積を増加さ
せることなく、下部電極と誘電体膜との接触面積を大き
くすることができ、容量を大きくすることができる。ま
た電極パターン１１の側壁にＰｔ膜のサイドウォール１
５を形成したので、誘電体膜１３の被覆性を損なうこと
がない。
【００２６】実施の形態２．以下、本発明の実施の形態
２について、図面を参照して説明する。図５は、実施の
形態２に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態１と同一符号は同一部分を示し、
１６は層間絶縁膜６の凸状部、Ｓ３はＰｔ膜のサイドウ
ォール１５と誘電体膜１３との接触面積を示す。
２について、図面を参照して説明する。図５は、実施の
形態２に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態１と同一符号は同一部分を示し、
１６は層間絶縁膜６の凸状部、Ｓ３はＰｔ膜のサイドウ
ォール１５と誘電体膜１３との接触面積を示す。
【００２７】実施の形態２に係わる半導体記憶装置は、
実施の形態１に係わる半導体記憶装置において、電極パ
ターン１１と同一形状に層間絶縁膜６の凸状部１６を形
成し、凸状部１６の側壁にもＰｔ膜のサイドウォール１
５を形成している。なおＳ３はＳ２に比べ、凸状部１６
の側壁の高さ分増加している。
実施の形態１に係わる半導体記憶装置において、電極パ
ターン１１と同一形状に層間絶縁膜６の凸状部１６を形
成し、凸状部１６の側壁にもＰｔ膜のサイドウォール１
５を形成している。なおＳ３はＳ２に比べ、凸状部１６
の側壁の高さ分増加している。
【００２８】また図３，４，５は、製造方法を、工程を
追って順次示した半導体記憶装置の断面図である。従来
例と同様にして、分離絶縁膜２とゲート電極５とを形成
した半導体基板１の上面に層間絶縁膜６を形成する。次
に層間絶縁膜６に半導体基板１の表面に達するコンタク
トホール７を形成した後、ドープドポリシリコン膜を埋
め込みプラグ８を形成する。次にプラグ８の表面を含む
層間絶縁膜６の上面にバリア層９と電極層１０との電極
パターン１１を形成する（図１０参照）。
追って順次示した半導体記憶装置の断面図である。従来
例と同様にして、分離絶縁膜２とゲート電極５とを形成
した半導体基板１の上面に層間絶縁膜６を形成する。次
に層間絶縁膜６に半導体基板１の表面に達するコンタク
トホール７を形成した後、ドープドポリシリコン膜を埋
め込みプラグ８を形成する。次にプラグ８の表面を含む
層間絶縁膜６の上面にバリア層９と電極層１０との電極
パターン１１を形成する（図１０参照）。
【００２９】次に図３に示すように、さらにエッチング
を進めて層間絶縁膜６のオーバーエッチングを行い、凸
状部１６を形成する。
を進めて層間絶縁膜６のオーバーエッチングを行い、凸
状部１６を形成する。
【００３０】次に図４に示すように、全面にスパッタ法
によりＰｔ膜（膜厚３００〜４００ｎｍ）（図示せず）
を形成した後、エッチバックを行い電極パターン１１と
凸状部１６との側壁にＰｔ膜のサイドウォール１５を形
成し、電極層１０とＰｔ膜のサイドウォール１５とで下
部電極を形成する。
によりＰｔ膜（膜厚３００〜４００ｎｍ）（図示せず）
を形成した後、エッチバックを行い電極パターン１１と
凸状部１６との側壁にＰｔ膜のサイドウォール１５を形
成し、電極層１０とＰｔ膜のサイドウォール１５とで下
部電極を形成する。
【００３１】次に図５に示すように、電極層１０とＰｔ
膜のサイドウォール１５との表面に、従来例と同様にし
て誘電体膜１３となるＢＳＴ膜と上部電極１４となるＰ
ｔ膜とを形成しキャパシタを形成する。
膜のサイドウォール１５との表面に、従来例と同様にし
て誘電体膜１３となるＢＳＴ膜と上部電極１４となるＰ
ｔ膜とを形成しキャパシタを形成する。
【００３２】以上のように、実施の形態２に係わる半導
体記憶装置は、凸状部１６と電極パターン１１との側壁
にＰｔ膜のサイドウォール１５を形成して、下部電極を
電極層１０とＰｔ膜のサイドウォール１５とで構成した
ので、従来例ではＳ１のみであった下部電極と誘電体膜
１３との接触面積が、本発明では（Ｓ１＋Ｓ３）となり
Ｓ３分増加する。また実施の形態１に係わる半導体記憶
装置と比較してもＰｔ膜のサイドウォール１５の表面積
が凸状部１６の側壁分増加している。従って、キャパシ
タの平面占有面積を増加させることなく、下部電極と誘
電体膜１３との接触面積をさらに増加することができ、
容量を増加することができる。また電極パターン１１お
よび凸状部１６の側壁にサイドウォール１５を形成した
ので、誘電体膜１３の被覆性を損なうことがない。
体記憶装置は、凸状部１６と電極パターン１１との側壁
にＰｔ膜のサイドウォール１５を形成して、下部電極を
電極層１０とＰｔ膜のサイドウォール１５とで構成した
ので、従来例ではＳ１のみであった下部電極と誘電体膜
１３との接触面積が、本発明では（Ｓ１＋Ｓ３）となり
Ｓ３分増加する。また実施の形態１に係わる半導体記憶
装置と比較してもＰｔ膜のサイドウォール１５の表面積
が凸状部１６の側壁分増加している。従って、キャパシ
タの平面占有面積を増加させることなく、下部電極と誘
電体膜１３との接触面積をさらに増加することができ、
容量を増加することができる。また電極パターン１１お
よび凸状部１６の側壁にサイドウォール１５を形成した
ので、誘電体膜１３の被覆性を損なうことがない。
【００３３】実施の形態３．以下、本発明の実施の形態
３について、図面を参照して説明する。図９は、実施の
形態３に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態１と同一符号は同一部分を示し、
１７はドープドポリシリコンからなるプラグ８の延在部
分、１８は絶縁膜からなる第２のサイドウォールである
酸化膜のサイドウォール、１９は金属材料の膜であるＰ
ｔ膜、２０は酸化膜のサイドウォール１８とＰｔ膜１９
とで形成される第３のサイドウォールを示す。
３について、図面を参照して説明する。図９は、実施の
形態３に係わる半導体記憶装置の断面図を示す。なお、
図において実施の形態１と同一符号は同一部分を示し、
１７はドープドポリシリコンからなるプラグ８の延在部
分、１８は絶縁膜からなる第２のサイドウォールである
酸化膜のサイドウォール、１９は金属材料の膜であるＰ
ｔ膜、２０は酸化膜のサイドウォール１８とＰｔ膜１９
とで形成される第３のサイドウォールを示す。
【００３４】実施の形態３に係わる半導体記憶装置は、
電極パターン１１をプラグ８と同一形状にパターニング
した後、少なくともプラグ８の延在部分１７の側壁に酸
化膜のサイドウォール１８を形成し、さらに酸化膜のサ
イドウォール１８の表面と電極パターン１１の側壁とに
Ｐｔ膜１９を形成して第３のサイドウォール２０を形成
している。そして電極層１０とＰｔ膜１９とで下部電極
を構成している。
電極パターン１１をプラグ８と同一形状にパターニング
した後、少なくともプラグ８の延在部分１７の側壁に酸
化膜のサイドウォール１８を形成し、さらに酸化膜のサ
イドウォール１８の表面と電極パターン１１の側壁とに
Ｐｔ膜１９を形成して第３のサイドウォール２０を形成
している。そして電極層１０とＰｔ膜１９とで下部電極
を構成している。
【００３５】また図６，７，８，９は、製造方法を、工
程を追って順次示した半導体記憶装置の断面図である。
従来例と同様にして、分離絶縁膜２とゲート電極５とを
形成した半導体基板１の上面の層間絶縁膜６内に半導体
基板１に達するコンタクトホール７を形成する。
程を追って順次示した半導体記憶装置の断面図である。
従来例と同様にして、分離絶縁膜２とゲート電極５とを
形成した半導体基板１の上面の層間絶縁膜６内に半導体
基板１に達するコンタクトホール７を形成する。
【００３６】次に図６に示すように、層間絶縁膜６上に
ドープドポリシリコン膜を厚く形成し、コンタクトホー
ル７を埋め込むと同時に層間絶縁膜６上にドープドポリ
シリコン膜の層（図示せず）を形成した後、その上部に
バリア層９と電極層１０とを順次形成する。次に、写真
製版処理（露光→現像）により形成したレジストパター
ン（図示せず）をマスクとして、電極層１０とバリア層
９とドープドポリシリコン膜とのパターニングを行い、
プラグ８の延在部分１７とその上部に同一形状のバリア
層９と電極層１０とからなる電極パターン１１とを形成
する。
ドープドポリシリコン膜を厚く形成し、コンタクトホー
ル７を埋め込むと同時に層間絶縁膜６上にドープドポリ
シリコン膜の層（図示せず）を形成した後、その上部に
バリア層９と電極層１０とを順次形成する。次に、写真
製版処理（露光→現像）により形成したレジストパター
ン（図示せず）をマスクとして、電極層１０とバリア層
９とドープドポリシリコン膜とのパターニングを行い、
プラグ８の延在部分１７とその上部に同一形状のバリア
層９と電極層１０とからなる電極パターン１１とを形成
する。
【００３７】次に図７に示すように、全面に酸化膜（膜
厚５０〜１００ｎｍ）（図示せず）を形成後エッチバッ
クを行い、少なくともプラグ８の延在部分１７の側壁に
酸化膜のサイドウォール１８を形成する。なお、酸化膜
のサイドウォール１８は前述したように、Ｐｔ膜１９が
ドープドポリシリコン膜からなるプラグ８の延在部分１
７と反応してシリサイド化するのを防止するためであ
る。
厚５０〜１００ｎｍ）（図示せず）を形成後エッチバッ
クを行い、少なくともプラグ８の延在部分１７の側壁に
酸化膜のサイドウォール１８を形成する。なお、酸化膜
のサイドウォール１８は前述したように、Ｐｔ膜１９が
ドープドポリシリコン膜からなるプラグ８の延在部分１
７と反応してシリサイド化するのを防止するためであ
る。
【００３８】次に図８に示すように、全面にスパッタ法
によりＰｔ膜（膜厚３００〜４００ｎｍ）（図示せず）
を形成した後、エッチバックを行い電極パターン１１の
側壁と酸化膜のサイドウォール１８の表面とにＰｔ膜１
９を形成し、電極層１０とＰｔ膜１９とで下部電極を形
成する。
によりＰｔ膜（膜厚３００〜４００ｎｍ）（図示せず）
を形成した後、エッチバックを行い電極パターン１１の
側壁と酸化膜のサイドウォール１８の表面とにＰｔ膜１
９を形成し、電極層１０とＰｔ膜１９とで下部電極を形
成する。
【００３９】次に図９に示すように、電極層１０とＰｔ
膜１９との表面に、従来例と同様にして誘電体膜１３と
なるＢＳＴ膜と上部電極１４となるＰｔ膜とを形成しキ
ャパシタを形成する。
膜１９との表面に、従来例と同様にして誘電体膜１３と
なるＢＳＴ膜と上部電極１４となるＰｔ膜とを形成しキ
ャパシタを形成する。
【００４０】以上のように、実施の形態３に係わる半導
体記憶装置は、少なくとも延在部分１７の側壁に酸化膜
のサイドウォール１８を形成した後、酸化膜のサイドウ
ォール１８と電極パターン１１との表面にＰｔ膜１９を
形成して第３のサイドウォール２０を形成したので、延
在部分１７のポリシリコン膜と反応してシリサイドを形
成することなくＰｔ膜１９を形成でき、また電極パター
ン１１の側壁に第３のサイドウォール２０を形成したの
で誘電体膜１３との被覆性を損なうこともない。また電
極パターン１１をプラグ８と同一形状にパターニングし
たので上述した実施の形態に比べ平面占有面積が小さく
なる。また下部電極を電極層１０とＰｔ膜１９とで構成
したので、下部電極と誘電体膜１３との接触面積が実施
の形態１に係わる半導体記憶装置に比べ延在部分１７の
側壁分さらに増加し、容量をいっそう増加できる。
体記憶装置は、少なくとも延在部分１７の側壁に酸化膜
のサイドウォール１８を形成した後、酸化膜のサイドウ
ォール１８と電極パターン１１との表面にＰｔ膜１９を
形成して第３のサイドウォール２０を形成したので、延
在部分１７のポリシリコン膜と反応してシリサイドを形
成することなくＰｔ膜１９を形成でき、また電極パター
ン１１の側壁に第３のサイドウォール２０を形成したの
で誘電体膜１３との被覆性を損なうこともない。また電
極パターン１１をプラグ８と同一形状にパターニングし
たので上述した実施の形態に比べ平面占有面積が小さく
なる。また下部電極を電極層１０とＰｔ膜１９とで構成
したので、下部電極と誘電体膜１３との接触面積が実施
の形態１に係わる半導体記憶装置に比べ延在部分１７の
側壁分さらに増加し、容量をいっそう増加できる。
【００４１】なお、前述した電極材料と同様の理由によ
り金属材料の膜としてＰｔ膜を用いているが、高融点金
属（白金，ルテニウム，イリジウム，パラジウム）もし
くはその酸化物もしくはその窒化物を用いても同様の効
果を得る。
り金属材料の膜としてＰｔ膜を用いているが、高融点金
属（白金，ルテニウム，イリジウム，パラジウム）もし
くはその酸化物もしくはその窒化物を用いても同様の効
果を得る。
【００４２】
【発明の効果】この発明の請求項１に係わる半導体記憶
装置においては、ペロブスカイト誘電体膜薄膜からなる
誘電体膜と直接接触するキャパシタの下部電極を、電極
層と金属材料の第１のサイドウォールとで構成したの
で、被覆性を損なうことなくかつ平面占有面積を増加さ
せることなく、下部電極と誘電体膜との接触面積を増加
でき、キャパシタ容量を大きくできる。
装置においては、ペロブスカイト誘電体膜薄膜からなる
誘電体膜と直接接触するキャパシタの下部電極を、電極
層と金属材料の第１のサイドウォールとで構成したの
で、被覆性を損なうことなくかつ平面占有面積を増加さ
せることなく、下部電極と誘電体膜との接触面積を増加
でき、キャパシタ容量を大きくできる。
【００４３】この発明の請求項２に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上にゲー
ト電極を形成する工程と、半導体基板の表面を含む全面
にバリア層と電極層とを順次形成する工程と、バリア層
と電極層とを所定の形状にパターニングする工程と、バ
リア層と電極層との表面を含む全面に金属材料の膜を形
成する工程と、エッチバックを行いバリア層と電極層と
の側壁に金属材料からなる第１のサイドウォールを形成
する工程と、電極層と第１のサイドウォールとで構成し
た下部電極の表面上にペロブスカイト誘電体膜薄膜から
なる誘電体膜を形成する工程と、誘電体膜の表面上に上
部電極を形成する工程とを備えたので、被覆性を損なう
ことなくかつ平面占有面積を増加させることなく、下部
電極と誘電体膜との接触面積を増加でき、キャパシタ容
量を大きくできる半導体記憶装置を確実に得ることがで
きる。
置の製造方法においては、半導体基板の主表面上にゲー
ト電極を形成する工程と、半導体基板の表面を含む全面
にバリア層と電極層とを順次形成する工程と、バリア層
と電極層とを所定の形状にパターニングする工程と、バ
リア層と電極層との表面を含む全面に金属材料の膜を形
成する工程と、エッチバックを行いバリア層と電極層と
の側壁に金属材料からなる第１のサイドウォールを形成
する工程と、電極層と第１のサイドウォールとで構成し
た下部電極の表面上にペロブスカイト誘電体膜薄膜から
なる誘電体膜を形成する工程と、誘電体膜の表面上に上
部電極を形成する工程とを備えたので、被覆性を損なう
ことなくかつ平面占有面積を増加させることなく、下部
電極と誘電体膜との接触面積を増加でき、キャパシタ容
量を大きくできる半導体記憶装置を確実に得ることがで
きる。
【００４４】この発明の請求項３に係わる半導体記憶装
置においては、絶縁層上に形成してペロブスカイト誘電
体膜薄膜からなる誘電体膜と直接接触するキャパシタの
下部電極を、電極層と金属材料の第１のサイドウォール
とで構成したので、被覆性を損なうことなくかつ平面占
有面積を増加させることなく、下部電極と誘電体膜との
接触面積を増加でき、キャパシタ容量を大きくできる。
置においては、絶縁層上に形成してペロブスカイト誘電
体膜薄膜からなる誘電体膜と直接接触するキャパシタの
下部電極を、電極層と金属材料の第１のサイドウォール
とで構成したので、被覆性を損なうことなくかつ平面占
有面積を増加させることなく、下部電極と誘電体膜との
接触面積を増加でき、キャパシタ容量を大きくできる。
【００４５】この発明の請求項４に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次形成する工程と、バリア層と電極層
とを所定の形状にパターニングする工程と、バリア層と
電極層との表面を含む全面に金属材料の膜を形成する工
程と、エッチバックを行いバリア層と電極層との側壁に
金属材料からなる第１のサイドウォールを形成する工程
と、電極層と第１のサイドウォールとで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、誘電体膜の表面上に上部電極を
形成する工程とを備えたので、被覆性を損なうことなく
かつ平面占有面積を増加させることなく、下部電極と誘
電体膜との接触面積を増加でき、キャパシタ容量を大き
くできる半導体記憶装置を絶縁層上に確実に得ることが
できる。
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次形成する工程と、バリア層と電極層
とを所定の形状にパターニングする工程と、バリア層と
電極層との表面を含む全面に金属材料の膜を形成する工
程と、エッチバックを行いバリア層と電極層との側壁に
金属材料からなる第１のサイドウォールを形成する工程
と、電極層と第１のサイドウォールとで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、誘電体膜の表面上に上部電極を
形成する工程とを備えたので、被覆性を損なうことなく
かつ平面占有面積を増加させることなく、下部電極と誘
電体膜との接触面積を増加でき、キャパシタ容量を大き
くできる半導体記憶装置を絶縁層上に確実に得ることが
できる。
【００４６】この発明の請求項５に係わる半導体記憶装
置においては、バリア層と電極層との側壁だけでなく絶
縁層の一部に形成した凸状部の側壁にも金属材料の第１
のサイドウォールを形成したので、第１のサイドウォー
ルの表面をより大きくできる。また絶縁層上に形成して
ペロブスカイト誘電体膜薄膜からなる誘電体膜と直接接
触するキャパシタの下部電極を、電極層と金属材料の第
１のサイドウォールとで構成しているので、被覆性を損
なうことなくかつ平面占有面積を増加させることなく、
下部電極と誘電体膜との接触面積を増加でき、キャパシ
タ容量を大きくできる。
置においては、バリア層と電極層との側壁だけでなく絶
縁層の一部に形成した凸状部の側壁にも金属材料の第１
のサイドウォールを形成したので、第１のサイドウォー
ルの表面をより大きくできる。また絶縁層上に形成して
ペロブスカイト誘電体膜薄膜からなる誘電体膜と直接接
触するキャパシタの下部電極を、電極層と金属材料の第
１のサイドウォールとで構成しているので、被覆性を損
なうことなくかつ平面占有面積を増加させることなく、
下部電極と誘電体膜との接触面積を増加でき、キャパシ
タ容量を大きくできる。
【００４７】この発明の請求項６に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを所定の形状にパターニングすると同時に絶縁層を
所定深さオーバーエッチングして凸状部を形成する工程
と、絶縁層の凸状部とバリア層と電極層との表面を含む
全面に金属材料の膜を形成する工程と、エッチバックを
行い絶縁層の凸状部とバリア層と電極層との側壁に金属
材料からなる第１のサイドウォールを形成する工程と、
電極層と第１のサイドウォールとで構成した下部電極の
表面上にペロブスカイト誘電体膜薄膜からなる誘電体膜
を形成する工程と、誘電体膜の表面上に上部電極を形成
する工程とを備えたので、絶縁層の凸状部の側壁にも第
１のサイドウォールを形成でき、被覆性を損なうことな
くかつ平面占有面積を増加させることなく、下部電極と
誘電体膜との接触面積を増加でき、キャパシタ容量を大
きくできる半導体記憶装置を確実に得ることができる。
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを所定の形状にパターニングすると同時に絶縁層を
所定深さオーバーエッチングして凸状部を形成する工程
と、絶縁層の凸状部とバリア層と電極層との表面を含む
全面に金属材料の膜を形成する工程と、エッチバックを
行い絶縁層の凸状部とバリア層と電極層との側壁に金属
材料からなる第１のサイドウォールを形成する工程と、
電極層と第１のサイドウォールとで構成した下部電極の
表面上にペロブスカイト誘電体膜薄膜からなる誘電体膜
を形成する工程と、誘電体膜の表面上に上部電極を形成
する工程とを備えたので、絶縁層の凸状部の側壁にも第
１のサイドウォールを形成でき、被覆性を損なうことな
くかつ平面占有面積を増加させることなく、下部電極と
誘電体膜との接触面積を増加でき、キャパシタ容量を大
きくできる半導体記憶装置を確実に得ることができる。
【００４８】この発明の請求項７に係わる半導体記憶装
置においては、バリア層と電極層とを導電膜の延在部分
と同一形状にパターニングしたので、平面占有面積が減
少できる。またバリア層と電極層との側壁だけでなく導
電膜の延在部分の側壁にも絶縁膜のサイドウォールと金
属材料の膜とからなる第３のサイドウォールを形成した
ので、金属材料の膜が導電膜の延在部分と直接接触して
反応しシリサイド化するのを防止するとともに第３のサ
イドウォールの表面を大きくできる。また絶縁層上に形
成してペロブスカイト誘電体膜薄膜からなる誘電体膜と
直接接触するキャパシタの下部電極を、電極層と第３の
サイドウォールの一部である金属材料の膜とで構成した
ので、被覆性を損なうことなくかつ下部電極と誘電体膜
との接触面積をさらに増加でき、キャパシタ容量を大き
くできる。
置においては、バリア層と電極層とを導電膜の延在部分
と同一形状にパターニングしたので、平面占有面積が減
少できる。またバリア層と電極層との側壁だけでなく導
電膜の延在部分の側壁にも絶縁膜のサイドウォールと金
属材料の膜とからなる第３のサイドウォールを形成した
ので、金属材料の膜が導電膜の延在部分と直接接触して
反応しシリサイド化するのを防止するとともに第３のサ
イドウォールの表面を大きくできる。また絶縁層上に形
成してペロブスカイト誘電体膜薄膜からなる誘電体膜と
直接接触するキャパシタの下部電極を、電極層と第３の
サイドウォールの一部である金属材料の膜とで構成した
ので、被覆性を損なうことなくかつ下部電極と誘電体膜
との接触面積をさらに増加でき、キャパシタ容量を大き
くできる。
【００４９】この発明の請求項８に係わる半導体記憶装
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを導電膜の上部にパターニングすると同時に導電膜
の延在部分を形成する工程と、導電膜の延在部分とバリ
ア層と電極層との表面を含む全面に絶縁膜を形成した後
エッチバックを行い導電膜の延在部分の側壁に絶縁膜か
らなる第２のサイドウォールを形成する工程と、第２の
サイドウォールと電極層との表面を含む全面に金属材料
の膜を形成した後エッチバックを行い第２のサイドウォ
ールの表面に金属材料の膜を形成して、第２のサイドウ
ォールと金属材料の膜とで第３のサイドウォールを形成
する工程と、電極層と金属材料の膜とで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、誘電体膜の表面上に上部電極を
形成する工程とを備えたので、平面占有面積を減少さ
せ、また被覆性を損なうことなくかつ金属材料の膜が導
電膜の延在部分と直接接触して反応しシリサイド化する
のを防止できかつ下部電極と誘電体膜との接触面積を増
加でき、キャパシタ容量を大きくできる半導体記憶装置
を確実に得ることができる。
置の製造方法においては、半導体基板の主表面上に絶縁
層を形成する工程と、絶縁層に半導体基板の主表面に達
するコンタクトホールを形成する工程と、コンタクトホ
ールに導電膜を埋め込む工程と、絶縁層の表面にバリア
層と電極層とを順次を形成する工程と、バリア層と電極
層とを導電膜の上部にパターニングすると同時に導電膜
の延在部分を形成する工程と、導電膜の延在部分とバリ
ア層と電極層との表面を含む全面に絶縁膜を形成した後
エッチバックを行い導電膜の延在部分の側壁に絶縁膜か
らなる第２のサイドウォールを形成する工程と、第２の
サイドウォールと電極層との表面を含む全面に金属材料
の膜を形成した後エッチバックを行い第２のサイドウォ
ールの表面に金属材料の膜を形成して、第２のサイドウ
ォールと金属材料の膜とで第３のサイドウォールを形成
する工程と、電極層と金属材料の膜とで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、誘電体膜の表面上に上部電極を
形成する工程とを備えたので、平面占有面積を減少さ
せ、また被覆性を損なうことなくかつ金属材料の膜が導
電膜の延在部分と直接接触して反応しシリサイド化する
のを防止できかつ下部電極と誘電体膜との接触面積を増
加でき、キャパシタ容量を大きくできる半導体記憶装置
を確実に得ることができる。
【００５０】この発明の請求項９に係わる半導体記憶装
置の製造方法においては、金属材料が電極層と同質の物
質であるので、エッチバック工程におけるエッチング条
件が容易になり、誘電体膜の成膜工程における薄膜結晶
組織の均一性が向上する。
置の製造方法においては、金属材料が電極層と同質の物
質であるので、エッチバック工程におけるエッチング条
件が容易になり、誘電体膜の成膜工程における薄膜結晶
組織の均一性が向上する。
【図１】 この発明の実施の形態１に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図２】 この発明の実施の形態１に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図３】 この発明の実施の形態２に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図４】 この発明の実施の形態２に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図５】 この発明の実施の形態２に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図６】 この発明の実施の形態３に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図７】 この発明の実施の形態３に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図８】 この発明の実施の形態３に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図９】 この発明の実施の形態３に係わる半導体記憶
装置の製造方法を説明するための工程図である。
装置の製造方法を説明するための工程図である。
【図１０】 従来例に係わる半導体記憶装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図１１】 従来例に係わる半導体記憶装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
【図１２】 従来例に係わる半導体記憶装置の製造方法
を説明するための工程図である。
を説明するための工程図である。
１ 半導体基板、５ ゲート電極、６ 層間絶縁膜（絶
縁層）、７ コンタクトホール、８ プラグ（導電
膜）、９ バリア層、１０ 電極層、１３ 誘電体膜、
１４ 上部電極、１５ Ｐｔ膜のサイドウォール（第１
のサイドウォール）、１６ 凸状部、１７ プラグの延
在部分（延在部分）、１８ 酸化膜のサイドウォール
（第２のサイドウォール）、１９ Ｐｔ膜（金属材料の
膜）、２０ 第３のサイドウォール。
縁層）、７ コンタクトホール、８ プラグ（導電
膜）、９ バリア層、１０ 電極層、１３ 誘電体膜、
１４ 上部電極、１５ Ｐｔ膜のサイドウォール（第１
のサイドウォール）、１６ 凸状部、１７ プラグの延
在部分（延在部分）、１８ 酸化膜のサイドウォール
（第２のサイドウォール）、１９ Ｐｔ膜（金属材料の
膜）、２０ 第３のサイドウォール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松下 誠 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内
Claims (9)
- 【請求項１】 半導体基板の主表面上に形成されたゲー
ト電極と、前記半導体基板と前記ゲート電極との表面に
形成され前記半導体基板と接続されたバリア層と、前記
バリア層の上部に形成された電極層と、前記バリア層と
前記電極層との側壁に形成された第１のサイドウォール
と、前記電極層と前記第１のサイドウォールとの表面上
を覆うペロブスカイト誘電体膜薄膜からなる誘電体膜
と、前記誘電体膜の表面上を覆う上部電極とを備えた半
導体記憶装置において、前記第１のサイドウォールが金
属材料から構成されており、かつ前記電極層と前記第１
のサイドウォールとで下部電極が構成されている事を特
徴とする半導体記憶装置。 - 【請求項２】 半導体基板の主表面上にゲート電極を形
成する工程と、前記半導体基板の表面を含む全面にバリ
ア層と電極層とを順次形成する工程と、前記バリア層と
前記電極層とを所定の形状にパターニングする工程と、
前記バリア層と前記電極層との表面を含む全面に金属材
料の膜を形成する工程と、エッチバックを行い前記バリ
ア層と前記電極層との側壁に前記金属材料からなる第１
のサイドウォールを形成する工程と、前記電極層と前記
第１のサイドウォールとで構成した下部電極の表面上に
ペロブスカイト誘電体膜薄膜からなる誘電体膜を形成す
る工程と、前記誘電体膜の表面上に上部電極を形成する
工程とを備えた半導体記憶装置の製造方法。 - 【請求項３】 半導体基板の主表面上を覆う絶縁層と、
前記絶縁層に形成され前記半導体基板の主表面に達する
コンタクトホール内に埋め込まれた導電膜と、前記絶縁
膜の上部に形成され前記導電膜と接続されたバリア層
と、前記バリア層の上部に形成された電極層と、前記バ
リア層と前記電極層との側壁に形成された第１のサイド
ウォールと、前記電極層と前記第１のサイドウォールと
の表面上を覆うペロブスカイト誘電体膜薄膜からなる誘
電体膜と、前記誘電体膜の表面上を覆う上部電極とを備
えた半導体記憶装置において、前記第１のサイドウォー
ルが金属材料から構成されており、かつ前記電極層と前
記第１のサイドウォールとで下部電極が構成されている
事を特徴とする半導体記憶装置。 - 【請求項４】 半導体基板の主表面上に絶縁層を形成す
る工程と、前記絶縁層に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールに導電膜を埋め込む工程と、前記絶縁層の表面に
バリア層と電極層とを順次形成する工程と、前記バリア
層と前記電極層とを所定の形状にパターニングする工程
と、前記バリア層と前記電極層との表面を含む全面に金
属材料の膜を形成する工程と、エッチバックを行い前記
バリア層と前記電極層との側壁に前記金属材料からなる
第１のサイドウォールを形成する工程と、前記電極層と
前記第１のサイドウォールとで構成した下部電極の表面
上にペロブスカイト誘電体膜薄膜からなる誘電体膜を形
成する工程と、前記誘電体膜の表面上に上部電極を形成
する工程とを備えた半導体記憶装置の製造方法。 - 【請求項５】 半導体基板の主表面上を覆い一部に突出
した凸状部を形成した絶縁層と、前記絶縁層に形成され
前記凸状部の表面から前記半導体基板の主表面に達する
コンタクトホール内に埋め込まれた導電膜と、前記凸状
部の上部に形成され前記導電膜と接続されたバリア層
と、前記バリア層の上部に形成された電極層と、前記凸
状部と前記バリア層と前記電極層との側壁に形成された
第１のサイドウォールと、前記電極層と前記第１のサイ
ドウォールとの表面上を覆うペロブスカイト誘電体膜薄
膜からなる誘電体膜と、前記誘電体膜の表面上を覆う上
部電極とを備えた半導体記憶装置において、前記第１の
サイドウォールが金属材料から構成されており、かつ前
記電極層と前記第１のサイドウォールとで下部電極が構
成されている事を特徴とする半導体記憶装置。 - 【請求項６】 半導体基板の主表面上に絶縁層を形成す
る工程と、前記絶縁層に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールに導電膜を埋め込む工程と、前記絶縁層の表面に
バリア層と電極層とを順次を形成する工程と、前記バリ
ア層と前記電極層とを所定の形状にパターニングすると
同時に前記絶縁層を所定深さオーバーエッチングして凸
状部を形成する工程と、前記絶縁層の凸状部と前記バリ
ア層と前記電極層との表面を含む全面に金属材料の膜を
形成する工程と、エッチバックを行い前記絶縁層の凸状
部と前記バリア層と前記電極層との側壁に前記金属材料
からなる第１のサイドウォールを形成する工程と、前記
電極層と前記第１のサイドウォールとで構成した下部電
極の表面上にペロブスカイト誘電体膜薄膜からなる誘電
体膜を形成する工程と、前記誘電体膜の表面上に上部電
極を形成する工程とを備えた半導体記憶装置の製造方
法。 - 【請求項７】 半導体基板の主表面上を覆う絶縁層と、
前記絶縁層に形成され前記半導体基板の主表面に達する
コンタクトホール内に埋め込まれた導電膜と、前記絶縁
層の上部で前記半導体基板の主面に対し鉛直方向に延在
した前記導電膜の延在部分と、前記導電膜の延在部分の
上部に形成されたバリア層と、前記バリア層の上部に形
成された電極層と、前記導電膜の延在部分と前記バリア
層と前記電極層との側壁に形成された第３のサイドウォ
ールと、前記電極層と前記第３のサイドウォールとの表
面上を覆うペロブスカイト誘電体膜薄膜からなる誘電体
膜と、前記誘電体膜の表面上を覆う上部電極とを備えた
半導体記憶装置において、第３のサイドウォールが前記
導電膜の延在部分の側壁に形成された絶縁膜からなる第
２のサイドウォールと前記第２のサイドウォールの表面
を覆う金属材料の膜とで構成されており、かつ前記電極
層と前記金属材料の膜とで下部電極が構成されている事
を特徴とする半導体記憶装置。 - 【請求項８】 半導体基板の主表面上に絶縁層を形成す
る工程と、前記絶縁層に前記半導体基板の主表面に達す
るコンタクトホールを形成する工程と、前記コンタクト
ホールに導電膜を埋め込む工程と、前記絶縁層の表面に
バリア層と電極層とを順次を形成する工程と、前記バリ
ア層と前記電極層とを前記導電膜の上部にパターニング
すると同時に前記導電膜の延在部分を形成する工程と、
前記導電膜の延在部分と前記バリア層と前記電極層との
表面を含む全面に絶縁膜を形成した後エッチバックを行
い前記導電膜の延在部分の側壁に前記絶縁膜からなる第
２のサイドウォールを形成する工程と、前記第２のサイ
ドウォールと前記電極層との表面を含む全面に金属材料
の膜を形成した後エッチバックを行い前記第２のサイド
ウォールの表面に前記金属材料の膜を形成して、前記第
２のサイドウォールと前記金属材料の膜とで第３のサイ
ドウォールを形成する工程と、前記電極層と前記金属材
料の膜とで構成した下部電極の表面上にペロブスカイト
誘電体膜薄膜からなる誘電体膜を形成する工程と、前記
誘電体膜の表面上に上部電極を形成する工程とを備えた
半導体記憶装置の製造方法。 - 【請求項９】 金属材料の膜が電極層と同質の物質で形
成されることを特徴とする請求項２または４または６ま
たは８のいずれかに記載の半導体記憶装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21163795A JP3426420B2 (ja) | 1995-08-21 | 1995-08-21 | 半導体記憶装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21163795A JP3426420B2 (ja) | 1995-08-21 | 1995-08-21 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964298A true JPH0964298A (ja) | 1997-03-07 |
| JP3426420B2 JP3426420B2 (ja) | 2003-07-14 |
Family
ID=16609082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21163795A Expired - Fee Related JP3426420B2 (ja) | 1995-08-21 | 1995-08-21 | 半導体記憶装置およびその製造方法 |
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|---|---|
| JP (1) | JP3426420B2 (ja) |
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- 1995-08-21 JP JP21163795A patent/JP3426420B2/ja not_active Expired - Fee Related
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