JP2005175457A - Ｒｒａｍメモリセル電極 - Google Patents

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Abstract

【課題】経済的に作成することが可能であり、デバイスの信頼性およびデバイスの耐久性を改良するために信頼できる電極が提供される。
【解決手段】本発明のＲＲＡＭメモリセルは、第１の酸化耐性層２０と、第１の耐熱性金属層２２と、ＣＭＲ層２４と、第２の耐熱性金属層２６と、第２の酸化耐性層２８とを備える、シリコン基板中に動作可能な接合および該シリコン基板上に形成される金属プラグ１６を有する該シリコン基板上に形成される。例えば、酸化耐性層は、ＴｉＮ、ＴａＮ、ＴｉＡｌＮｘ、ＴａＡｌＮｘ、ＴａＳｉＮ、ＴｉＳｉＮ、およびＲｕＴｉＮから構成される材料の群から得られる材料から形成される。
【選択図】図２

Description

（発明の分野）
本発明は、不揮発性メモリアレイ用の薄膜抵抗メモリデバイスに関し、詳細には、ＲＲＡＭメモリセル用の多層電極に関する。
（発明の背景）
現在利用可能な市販のＲＲＡＭデバイスはないが、Ｐｔ、Ａｕ、Ａｇ、Ａｌ、Ｔｉ、およびＴｉＮ電極を用いる試験的なデバイスが開発された。Ｐｔ、Ａｕ、およびＡｇ電極デバイスは、良好な耐久性を示すが、これらの材料から作成される電極は、従来の集積回路のエッチングプロセスを用いてエッチングされ得ない。試験的なデバイスは、サブミクロンの費用効果、大規模のメモリデバイス製造のいずれにも適さないシャローマスクまたは化学機械研磨（ＣＭＰ）プロセスを用いて製造される。試験的なデバイスに使用された他の電極材料では、信頼性が低く、耐久性が低くなる。本発明は、信頼性のある電極構造を提供し、製造費用の低減と同時にデバイスの信頼性、耐久性を改良する。
Ｌｉｕらによる、「Ｅｌｅｃｔｒｉｃａｌ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ」（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ．Ｖｏｌ．７６，＃１９，ｐ．２７４９−２７５１；２０００年５月）
（発明の要旨）
シリコン基板中に動作可能な接合および該シリコン基板上に形成される金属プラグを有する該シリコン基板上に形成されるＲＲＡＭメモリセルは、第１の酸化耐性層と、第１の耐熱性金属層と、ＣＭＲ層と、第２の耐熱性金属層と、第２の酸化耐性層とを備える。
多層電極ＲＲＡＭメモリセルを製造する方法は、シリコン基板を準備するステップと、Ｎ＋接合およびＰ＋接合から構成される接合の群から得られる基板で接合を形成するステップと、該接合上に金属プラグを堆積するステップと、該金属プラグ上に第１の酸化耐性層を堆積するステップと、該第１の酸化耐性層上に第１の耐熱性金属層を堆積するステップと、該第１の耐熱性金属層上にＣＭＲ層を堆積するステップと、該ＣＭＲ層上に第２の耐熱性金属層を堆積するステップと、該第２の耐熱性金属層上に第２の酸化耐性層を堆積するステップと、ＲＲＡＭメモリセルを完成するステップとを包含する。
本発明の目的は、経済的に作成することが可能であり、デバイスの信頼性およびデバイスの耐久性を改良するために信頼できる電極を提供することである。
本発明の別の目的は、酸化耐性がある多層電極を提供することである。
本発明のさらなる目的は、ＲＲＡＭ用に金属電極を提供することである。
本発明の要旨および目的は、本発明の本質をすぐに理解できるように提供される。本発明のさらに徹底的な理解は、図面とともに以下の本発明の好適な実施形態の詳細な説明によって得られ得る。
本発明のシリコン基板中に動作可能な接合および該シリコン基板上に形成される金属プラグを有する該シリコン基板上に形成されるＲＲＡＭメモリセルは、第１の酸化耐性層と、第１の耐熱性金属層と、ＣＭＲ層と、第２の耐熱性金属層と、第２の酸化耐性層とを備え、それにより上記目的が達成される。
前記酸化耐性層は、ＴｉＮ、ＴａＮ、ＴｉＡｌＮｘ、ＴａＡｌＮｘ、ＴａＳｉＮ、ＴｉＳｉＮ、およびＲｕＴｉＮから構成される材料の群から得られる材料から形成されてもよい。
前記酸化耐性層は約５０ｎｍ〜３００ｎｍの厚さを有してもよい。
前記耐熱性金属層は、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、Ａｕ、Ａｇ、Ｒｈ、Ｐｄ、Ｎｉ、およびＣｏから構成される材料の群から得られる材料から形成されてもよい。
前記耐熱性金属層は約３ｎｍ〜５０ｎｍの厚さを有してもよい。
前記ＣＭＲ層は、ＣＭＲ材料および高温超電導体から構成される群から得られる材料から形成されてもよい。
前記ＣＭＲ層は約５０ｎｍ〜３００ｎｍの厚さを有してもよい。
本発明の多層電極ＲＲＡＭメモリセルを製造する方法は、シリコン基板を準備するステップと、Ｎ＋接合およびＰ＋接合から構成される接合の群から得られる基板で接合を形成するステップと、該接合上に金属プラグを堆積するステップと、該金属プラグ上に第１の酸化耐性層を堆積するステップと、該第１の酸化耐性層上に第１の耐熱性金属層を堆積するステップと、該第１の耐熱性金属層上にＣＭＲ層を堆積するステップと、該ＣＭＲ層上に第２の耐熱性金属層を堆積するステップと、該第２の耐熱性金属層上に第２の酸化耐性層を堆積するステップと、ＲＲＡＭメモリセルを完成するステップとを包含し、それにより上記目的が達成される。
前記酸化耐性層を堆積するステップは、ＴｉＮ、ＴａＮ、ＴｉＡｌＮｘ、ＴａＡｌＮｘ、ＴａＳｉＮ、ＴｉＳｉＮ、およびＲｕＴｉＮから構成される材料の群から得られる材料を堆積するステップを含んでもよい。
前記酸化耐性層を堆積するステップは約５０ｎｍ〜３００ｎｍの厚さに該酸化耐性層を堆積するステップを含んでもよい。
前記耐熱性金属層を堆積するステップは、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、Ａｕ、Ａｇ、Ｒｈ、Ｐｄ、Ｎｉ、およびＣｏから構成される材料の群から得られる材料を堆積するステップを含んでもよい。
前記耐熱性金属層を堆積するステップは約３ｎｍ〜５０ｎｍの厚さに該耐熱金属を堆積するステップを含んでもよい。
前記ＣＭＲ層を堆積するステップは、ＰＣＭＯ、ＬＰＣＭＯ、および高温超電導体から構成される材料の群から得られるＣＭＲ材料の層を堆積するステップを含んでもよい。
前記ＣＭＲ層を堆積するステップは約５０ｎｍ〜３００ｎｍの厚さを有するＣＭＲ材料の層を堆積するステップを含んでもよい。
試験的なデータは、プログラミング中、カソードに近接するＲＲＡＭ材料の抵抗率が高い抵抗率の状態にスイッチされる一方で、アノードに近接するＲＲＡＭ材料の抵抗率が低い抵抗率の状態にスイッチされることを示す。狭い電圧パルスがデバイスに印加されることにより、カソード付近で電圧降下が生じる間に、抵抗率の転換が生じる。抵抗率の変化に必要な明確なオンセット電圧がある。また実験から明らかになっていることは、材料はある一定の酸素含有量を必要とする。なぜなら酸素含有量が少なすぎる場合、抵抗率は変化しないからである。
ＲＲＡＭメモリセルの電極に酸化抵抗がない場合、電極は、製造プロセスの温度処理中に酸化されるか、あるいは、通常処理中に電流−電圧生成された熱によって徐々に酸化される。電極酸化が生じるのと同時に、酸素はＲＲＡＭ材料から電極に拡散する。これにより、酸素欠乏領域を生じる。酸化した電極および酸素欠乏領域はともに高抵抗率を有する。さらに、酸素欠乏領域は、図１に示されるように、電気的パルスによって低抵抗状態に変化され得ない。カソードに印加された実効電圧は、
ＶＥＦＦ＝ＶＣ−ＩＲ−ＱＤＳ／ＣＯＤ
によって得られる。
ここで、Ｉはデバイスを経る電流フローであり、Ｒはメモリ材料の酸化した電極および酸素欠乏領域における直列抵抗であり、ＱＤＳは欠乏領域の正味電荷であり、ＣＯＤは酸素欠乏領域のキャパシタンスと酸化した電極のキャパシタンスの直列キャパシタンスである。上記の式は、実効プログラミング電圧が電極の酸化によって著しく減少され得ることを示す。
上述のように、サブミクロンサイズのＰｔ電極は、化学機械研磨（ＣＭＰ）プロセスによって形成され得る。不利な点はコストである。ＣＭＰは、ウェハ表面の平坦化、酸化物トレンチの形成、およびＣＭＰプロセスを必要とする。さらに、Ｐｔは、酸素の拡散を阻止することができず、酸素の不足および酸素欠乏領域の形成がやはり生じる。
ＲＲＡＭ電極は、レジスタ材料と反応してはならない。貴金属電極が好まれる。しかし、ほとんどの貴金属は、酸素の拡散を阻止しない。従って、図２に示されるように多層電極（概して１０）が必要とされる。図２に基板１２を示し、基板１２はその中にＮ＋またはＰ＋接合を有し、金属プラグ１６は、酸化物層を通って接合１６から上方に多層電極ＲＲＡＭメモリセル１８まで達する。ＲＲＡＭメモリセル１８は、酸化耐性金属の層２０および２８、耐熱性金属層２２および２６、ならびに金属の層、詳細には、好ましい実施形態において、巨大磁気抵抗（ＣＭＲ）金属の層２４を含む。
層２０、２８は、例えばＴｉＮ、ＴａＮ、ＴｉＡｌＮｘ、ＴａＡｌＮｘ、ＴａＳｉＮ、ＴｉＳｉＮ、およびＲｕＴｉＮといった酸化耐性材料から形成される。本明細書中、第１および第２の酸化耐性層とも呼ばれる層２０、２８の厚さは、それぞれ約５０ｎｍ〜３００ｎｍである。層２０、２８は、任意の従来のドライエッチングプロセスを用いてエッチングされ得る。
層２２、２６は、例えばＰｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、Ａｕ、Ａｇ、Ｒｈ、Ｐｄ、Ｎｉ、およびＣｏといった耐熱性金属から形成される。本明細書中、第１および第２の耐熱性金属層とも呼ばれる層２２、２６の厚さは、それぞれ約３ｎｍ〜５０ｎｍである。層２２、２６は非常に薄いため、これらは、マスク材料の過剰な劣化およびエッチングされた材料の再堆積をすることなく局所的なスパッタリングプロセスを用いてドライエッチングされ得る。図２に示すように、カソードおよびアノードの両方についてデュアル電極金属を有することが好ましいが、１つしかデュアル金属電極を有さないＲＲＡＭセルもある用途においては信頼できる。
ＣＭＲ層２４は、例えばＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、ＬＰＣＭＯ、または高温超電導体材料などといった任意のＣＭＲ材料から形成され、スパッタリング、金属有機化学気層成長（ＭＯＣＶＤ）、金属酸化物堆積（ＭＯＤ）、またはスピンコーティングによって堆積され得る。ＣＭＲ層は５０ｎｍから３００ｎｍの厚さを有しても良い。
ここで、図３を参照すると、概して、３０で示される本発明の方法は、基板を調製するステップ３２と基板中にＮ＋またはＰ＋接合を形成するステップ３４とを含む。金属プラグ１６は、３６で堆積され、パターニングされてエッチングされ、その後、次に、金属プラグ１６の周りに堆積される酸化物層によって取り囲まれる。
第１の酸化耐性層が堆積され３８、その後、第１の耐熱性金属層が堆積される４０。次に、ＣＭＲ層が堆積される４２。第２の耐熱性金属層が堆積され４４、その後、第２の酸化耐熱性層が堆積される４６。ＲＲＡＭメモリセルは、その後、周知の技術により完成され得る４８。
上で述べたように、ＲＲＡＭメモリセル電極の製造方法が開示された。添付の特許請求の範囲に記載される本発明の範囲内で、本発明のさらなる変更および修正がなされ得ることは明らかなことである。
図１は、ＲＲＡＭメモリセルの抵抗特性を示す。 図２は、本発明のＲＲＡＭ多層電極を示す。 図３は、本発明の方法のブロック図を示す。
符号の説明
１０ 多層電極
１２ 基板
１６ 金属プラグ
１８ 多層電極ＲＲＡＭメモリセル
２０ 酸化耐性金属層
２２ 耐熱性金属層
２４ 巨大磁気抵抗金属層
２６ 耐熱性金属層
２８ 酸化耐性金属層

Claims (14)

  1. 第１の酸化耐性層と、
    第１の耐熱性金属層と、
    ＣＭＲ層と、
    第２の耐熱性金属層と、
    第２の酸化耐性層と
    を備える、シリコン基板中に動作可能な接合および該シリコン基板上に形成される金属プラグを有する該シリコン基板上に形成されるＲＲＡＭメモリセル。
  2. 前記酸化耐性層は、ＴｉＮ、ＴａＮ、ＴｉＡｌＮｘ、ＴａＡｌＮｘ、ＴａＳｉＮ、ＴｉＳｉＮ、およびＲｕＴｉＮから構成される材料の群から得られる材料から形成される、請求項１に記載のＲＲＡＭメモリセル。
  3. 前記酸化耐性層は約５０ｎｍ〜３００ｎｍの厚さを有する、請求項２に記載のＲＲＡＭメモリセル。
  4. 前記耐熱性金属層は、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、Ａｕ、Ａｇ、Ｒｈ、Ｐｄ、Ｎｉ、およびＣｏから構成される材料の群から得られる材料から形成される、請求項１に記載のＲＲＡＭメモリセル。
  5. 前記耐熱性金属層は約３ｎｍ〜５０ｎｍの厚さを有する、請求項４に記載のＲＲＡＭメモリセル。
  6. 前記ＣＭＲ層は、ＣＭＲ材料および高温超電導体から構成される群から得られる材料から形成される、請求項１に記載のＲＲＡＭメモリセル。
  7. 前記ＣＭＲ層は約５０ｎｍ〜３００ｎｍの厚さを有する、請求項６に記載のＲＲＡＭメモリセル。
  8. シリコン基板を準備するステップと、
    Ｎ＋接合およびＰ＋接合から構成される接合の群から得られる基板で接合を形成するステップと、
    該接合上に金属プラグを堆積するステップと、
    該金属プラグ上に第１の酸化耐性層を堆積するステップと、
    該第１の酸化耐性層上に第１の耐熱性金属層を堆積するステップと、
    該第１の耐熱性金属層上にＣＭＲ層を堆積するステップと、
    該ＣＭＲ層上に第２の耐熱性金属層を堆積するステップと、
    該第２の耐熱性金属層上に第２の酸化耐性層を堆積するステップと、
    ＲＲＡＭメモリセルを完成するステップと
    を包含する多層電極ＲＲＡＭメモリセルを製造する方法。
  9. 前記酸化耐性層を堆積するステップは、ＴｉＮ、ＴａＮ、ＴｉＡｌＮｘ、ＴａＡｌＮｘ、ＴａＳｉＮ、ＴｉＳｉＮ、およびＲｕＴｉＮから構成される材料の群から得られる材料を堆積するステップを含む、請求項８に記載の方法。
  10. 前記酸化耐性層を堆積するステップは約５０ｎｍ〜３００ｎｍの厚さに該酸化耐性層を堆積するステップを含む、請求項９に記載の方法。
  11. 前記耐熱性金属層を堆積するステップは、Ｐｔ、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、Ａｕ、Ａｇ、Ｒｈ、Ｐｄ、Ｎｉ、およびＣｏから構成される材料の群から得られる材料を堆積するステップを含む、請求項８に記載の方法。
  12. 前記耐熱性金属層を堆積するステップは約３ｎｍ〜５０ｎｍの厚さに該耐熱金属を堆積するステップを含む、請求項１１に記載の方法。
  13. 前記ＣＭＲ層を堆積するステップは、ＰＣＭＯ、ＬＰＣＭＯ、および高温超電導体から構成される材料の群から得られるＣＭＲ材料の層を堆積するステップを含む、請求項８に記載の方法。
  14. 前記ＣＭＲ層を堆積するステップは約５０ｎｍ〜３００ｎｍの厚さを有するＣＭＲ材料の層を堆積するステップを含む、請求項１３に記載の方法。
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