TW201334121A - 鄰接溝槽側壁之三維記憶陣列及其製造方法 - Google Patents

Abstract

本發明係關於一種自對準記憶胞陣列堆疊結構以及製造該結構的方法。記憶胞陣列包含一由複數個記憶胞構成的堆疊，該些記憶胞以鄰接於在溝槽內形成之導線所具有之相對二側面的方式布置。記憶胞之堆疊使得各記憶胞之記憶元件表面成為溝槽側壁的一部分。導線形成於溝槽內，而建立跨越各記憶胞之記憶元件表面的電性接觸。製造上述結構之方法係藉由一不須使用任何額外光罩之自對準製程。

Description

鄰接溝槽側壁之三維記憶陣列及其製造方法

本發明係關於三維記憶胞陣列裝置以及形成該種裝置的方法。

藉由施加適於積體電路之位準的電子脈衝，可使得部分金屬氧化物的電阻在二或多個合適範圍內變化。由於金屬氧化物具有結構簡單、可與標準CMOS製程相容、高速、低耗能以及擁有應用於三維堆疊中之潛力的特性，將金屬氧化物用於電阻性隨機存取記憶體(RRAM)裝置一事係引起人們廣泛的興趣。

氧化鎢基RRAM已展現了其在二或多個電阻範圍間，具有良好的電阻切換特性。舉例而言，可參照美國專利第7,800,094號「Memory Devices Having an Embedded Resistance Memory with Tungsten Compound and Manufacturing Methods」(申請於2007/12/12)。

隨著所需資料儲存量增加，將可形成於單一基板上之一陣列內的記憶胞數目最大化變得十分重要。其中一種解決辦法是單純地建立一個更大的晶粒，並沿著記憶胞形成的水平面增加更多的記憶胞。另一種解決辦法是建立一個三維結構，而記憶胞可彼此堆疊於其中。雖然相較於由單一記憶胞層形成記憶胞陣列之晶粒而言，在相同的底面積上，堆疊形態之記憶胞陣列提供了晶粒更大的資料儲存空間，但卻無法確保在整個陣列中各記憶胞之記憶元件的輸入/輸出面(記憶胞與位元線間以及記憶胞與字元線間)都具有良好的電性接觸。良好的電性接觸係確保了在寫入及讀取作業進行時，通過記憶胞之電流為最大量。

再者，要確保記憶元件之輸入/輸出面與字元線、位元線間建立了良好的電性接觸，會導致使用多個額外的光罩以及蝕刻步驟。這些額外的光罩以及蝕刻步驟確保了接觸傳導件(contact conductor)被均勻地沉積，建立起與所有輸入/輸出面間的完整接觸，但所需的多個步驟也增加了製造成本。

因此，希望能通過實行一個不昂貴且簡單的自對準製程，提供一堆疊結構的記憶胞陣列，而能確保在所有陣列內記憶胞之記憶元件的輸入/輸出面形成良好的電性接觸。

本發明敘述記憶胞陣列之堆疊結構以及形成該種結構的方法。記憶胞陣列結構包含鄰接於在溝槽內形成之導線所具有之相對二側面而形成之複數個記憶元件。記憶元件係以一鄰接於導線相對二側面之堆疊形態成形，藉此使得記憶胞以一種垂直相堆的形式布置。一垂直連接件陣列將記憶元件電性耦接至上方電路。上方電路可包含耦接至垂直連接件陣列的複數條字元線。在一實施例中，導線為位元線。記憶胞陣列結構可包含一布置於導線與記憶元件表面間之驅動裝置層，以於陣列之寫入及讀取作業進行時，控制通過記憶胞之電流量，且允許更進一步地選擇性控制。

在此所述的結構可特別是使用RRAM記憶胞之記憶胞陣列堆疊結構。RRAM記憶胞可包含以鄰接於導線相對二側面之方式布置的複數個導電墊。導電墊各包含一對應於導線之其中一側面的鄰近側面。鄰近側面係鄰近於位在溝槽內的導線。一金屬氧化物記憶元件形成於導電墊之鄰近側面上，使得金屬氧化物記憶元件被布置於導電墊與導線之間。

這樣的結構可包含一氧化物成長障壁層，係形成於溝槽之內而導線再形成於其上，用以防止電阻性金屬氧化物記憶元件於氧化製程中向溝槽內部成長。氧化物成長障壁層也可提供一表面，讓導線可形成於其上，從而建立一良好的接合電性接觸。

在一實施例中，至少二個導電墊堆疊而使得至少一第一導電墊布置於一第二導電墊之上，且第一導電墊之一遠離側面係布置於較第二導電墊之一遠離側面接近該導線處，第一及第二導電墊之遠離側面與所對應之垂直連接件有電性交流。

在一實施例中，導電墊各包含位於其中一金屬氧化物記憶元件以及其中一垂直連接件間之一金屬層。一金屬層氧化部分係一電阻性金屬氧化物記憶元件，而使該電阻性金屬氧化物記憶元件布置於導電墊之金屬層的鄰近側面。在一實施例中，更包含複數個障壁金屬層，金屬層係布置於至少二層障壁金屬層間。在一實施例中，導電墊更包含至少一場增強結構，金屬氧化物記憶元件各包含有鄰近於所對應之溝槽第一側壁與第二側壁其中一者的一鄰近端，場增強結構鄰接於該(些)鄰近端。在一實施例中，一氧化物成長障壁層係布置於至少一金屬氧化物記憶元件與該金屬氧化物記憶元件所對應之導線第一側面與第二側面的其中一者間。在一實施例中，一驅動裝置層係布置於至少一金屬氧化物記憶元件與該金屬氧化物記憶元件所對應之導線第一側面與第二側面的其中一者間。

形成此種結構的方法係包含以下步驟：

形成複數個由複數導電墊所構成的層，該些導電墊係鄰接於一溝槽之一第一側壁與一第二側壁，導電墊各具有鄰近側面，鄰近側面係鄰近於該些導電墊所對應之溝槽第一側壁與第二側壁的其中一者；

形成複數個金屬氧化物記憶元件於導電墊鄰近側面上；

於溝槽內形成一導線，而使導線與金屬氧化物記憶元件有電性交流；以及

形成一垂直連接件陣列，該垂直連接件陣列與位於層內之導電墊各者有電性交流。

該方法更包含一於溝槽內沉積驅動裝置層的步驟，而使驅動裝置層係布置於記憶元件與導線之間。

該方法可特別是用於使用RRAM記憶胞之記憶胞陣列堆疊結構。此一方法更可包含在氧化步驟前，於導線溝槽內形成一氧化物成長障壁層。

本發明說明書亦揭露了其他的實施例。

本發明之其他方面與優點係由所附圖式、以下之實施例以及申請專利範圍進行揭示。

以下將配合圖式第1-15圖，對本發明之實施例進行詳述。

在此所述的記憶胞陣列堆疊結構係特別關於具有電阻性金屬氧化物記憶胞(resistive metal oxide memory cell)之結構。然而，關於三維陣列記憶胞構造的敘述並不僅限用於具有電阻性金屬氧化物記憶胞之結構，也可用在具有各種不同記憶胞設計的結構。這些各種不同的記憶胞設計包含相位改變記憶胞(phase change memory cell)、磁阻記憶胞(magneto resistive memory cell)或自旋轉移力矩磁阻記憶胞(spin-transfer torque magneto resistive memory cell)，但不限於此。此外，記憶胞陣列堆疊結構並不僅限於兩個記憶胞彼此堆疊的例子，而可以是有多於兩個記憶胞彼此堆疊的設計。

第1圖係一積體電路的方塊圖，積體電路110包含由記憶胞所構成之記憶陣列112，該些記憶胞具有可以此處所述方式運作的金屬氧化物記憶元件(metal-oxide memory element)。一字元線解碼器與驅動器114具有讀取、寫入、寫入驗證(program verify)及高壓再寫入(high voltage program retry)模式，係耦接至複數條沿記憶陣列112之列排列的字元線116，並與該些字元線116有電性交流(electrical communication)。一位元線(行)解碼器118與複數條沿記憶陣列112之行排列的位元線120有電性交流，以對記憶陣列112中之金屬氧化物記憶胞進行讀取與寫入。複數條導線各別於各個溝槽中形成，並與鄰接各條導線之側面的記憶胞堆疊耦接，位元線120由該些導線形成。位址由匯流排122提供至字元線解碼器與驅動器114以及位元線解碼器118。位於區塊124的感應放大器與資料輸入結構係包含支持讀取、寫入、寫入驗證及高壓再寫入模式之電壓及/或電流源，並經由資料匯流排126耦接至位元線解碼器118。資料自積體電路110之輸入輸出埠或其他位於積體電路100內部或外部之資料源，經由資料輸入線128，提供至位於區塊124的資料輸入結構。其他電路130可包含於積體電路之上，例如為一通用處理器(general-purpose processor)或特殊目的應用電路(special purpose application circuitry)，或者為一提供記憶陣列112支持之單晶片系統功能(system-on-a-chip functionality)之多個模組的組合。資料係自位於區塊124的感應放大器，經由資料輸出線132，提供至積體電路110上之輸入輸出埠或其他位於積體電路110內部或外部的資料目標。

本例中，控制器134之實施係使用一偏壓配置狀態機，控制器134包含控制偏壓電路電壓電流源136之應用的邏輯，以控制在此所述之偏壓配置的應用。控制器134之實施可使用本發明所屬領域中具有通常知識者所熟知的特殊目的邏輯電路(special-purpose logic circuitry)。或者，在一實施例中，控制器134包括實施於相同之積體電路中的一通用處理器，以執行一電腦程式來控制裝置之作業。在又一實施例中，特殊目的邏輯電路與通用處理器之組合可用於控制器134之實施。

第2圖為顯示第1圖積體電路之一部分的電路示意圖。該電路包含一由記憶胞堆疊而成、至少包含第一及第二記憶胞150及152的三維陣列。第一及第二記憶胞150、152可包含一包括二極體154及156的驅動裝置層(drive device layer)。第一及第二記憶胞150、152各者與所對應的二極體154、156係電性連接至一共同位元線164。第一及第二記憶胞150及152並各自通過垂直連接件158及160耦接至字元線162。

第3圖為一記憶胞陣列堆疊結構的截面圖。三維記憶胞陣列200包含一第一記憶胞202、一第二記憶胞220、一第三記憶胞203及一第四記憶胞205。第一記憶胞202係形成於基板204之上，並鄰接溝槽234。基板204之材料可為任何適合於其上形成記憶胞之材料，包含二氧化矽(SiO₂)但不限於此。

第一記憶胞202包含一鄰接溝槽234的導電墊(conductive pad)。該導電墊包含夾於障壁金屬層(barrier metal layer)212間之金屬層210。在圖式中，相同之材料係以相同的紋理表示，例如第3圖中的頂部及底部障壁金屬層212。導電墊具有一對應於溝槽234側壁的鄰近側面207。鄰近側面207係鄰近溝槽234。障壁金屬層212可為任何適合之障壁金屬材料，包含鈷(Co)、釕(Ru)、鉭(Ta)、氮化鉭(TaN)、氮化銦(InN)或氮化鈦(TiN)但不限於此。障壁金屬層212係用以防止在記憶胞之作業生命週期(operational lifecycle)中，發生材料自金屬層210與電阻性金屬氧化物記憶元件(例如206)擴散出的狀況。障壁金屬層212 更具有一足以與貫孔(via)建立良好電性接觸的導電性，從而允許電流在裝置作業的過程中通過金屬層210與電阻性金屬氧化物記憶元件。

第一記憶胞202包含一第一電阻性金屬氧化物記憶元件206。第一電阻性金屬氧化物記憶元件206係沿著位在導電墊鄰近側面207之上的金屬層210表面而形成。金屬層210之材料可為任何適合被氧化而形成電阻性金屬氧化物材料層之金屬材料。金屬層210可為任何適合用以形成其所鄰接之電阻性金屬氧化物的材料，包含鎢(W)、鈦(Ti)、鎳(Ni)、鋁(Al)、銅(Cu)、鋯(Zr)、鈮(Nb)、鉭(Ta)、氮化鈦(TiN)、鉻摻雜鍶鋯合金(Cr-doped SrZr)、鉻摻雜鍶鈦合金(Cr-doped SrTi)、鐠鈣錳合金(PCM)或鑭鈣錳合金(LaCaMn)但不限於此。第一電阻性金屬氧化物記憶元件206可為任何電阻性金屬氧化物材料，當一足夠高的電流通過第一電阻性金屬氧化物記憶元件206，其電阻係隨著不同電壓之施加而有變化。這樣的電阻變化係用以代表資料儲存的一個位元(bit)。這樣的電阻性金屬氧化物材料包含氧化鎢(WO_x)、氧化鈦(TiO_x)、氧化鎳(NiO_x)、氧化鋁(AlO_x)、氧化銅(CuO_x)、氧化鋯(ZrO_x)、氧化鈮(NbO_x)、氧化鉭(TaO_x)、氮氧化鈦(TiNO_x)、鉻摻雜鋯酸鍶(Cr-doped SrZrO₃)、鉻摻雜鈦酸鍶(Cr-doped SrTiO₃)、鐠鈣錳氧化物(PCMO)或鑭鈣錳氧化物(LaCaMnO)但不限於此。

在一堆疊結構中，一第二記憶胞220位於第一記憶胞202之上。此一堆疊結構建立起一記憶胞之三維陣列。這樣的三維堆疊結構使得具有大量記憶胞之記憶陣列得以形成，進而建立具有相同平面面積(the same planar footprint)之立體記憶陣列。

第二記憶胞220可具有類似於第一記憶胞202之設計。具體而言，第二記憶胞220包含一鄰接於溝槽234側面的導電墊。該導電墊具有對應於溝槽側壁之一鄰近側面221。導電墊包含夾於障壁金屬層226間之金屬層224。一第二電阻性金屬氧化物記憶元件222係由金屬層224形成。金屬層224可由與第一記憶胞202之金屬層210相同的材料製造而成。與第一記憶胞相同，障壁金屬層226係用以防止材料自第二電阻性金屬氧化物記憶元件222與金屬層224擴散而出，而仍具有足以形成電極接點(electrode contact)的導電性。第二記憶胞220之障壁金屬層226可由與用以形成第一記憶胞202之障壁金屬層212之材料相同的材料製造而成。

第二記憶胞220包含一第二電阻性金屬氧化物記憶元件222，第二電阻性金屬氧化物記憶元件222係沿著沿導電墊鄰近側面221之金屬層224表面而形成。

第一及第二電阻性金屬氧化物記憶元件206及222各自包含構成溝槽234側壁一部分的記憶元件表面214與230。第一及第二電阻性金屬氧化物記憶元件206、222具有相對之二側面：第一及第二電阻性金屬氧化物記憶元件206、222之其中一側面為記憶元件表面214及230，而另一側面係沿著導電墊之鄰近側面207、221接觸金屬層210與224。記憶元件表面214與230之布置係使得流經記憶元件表面214與230之電流，亦直接流入或流出第一及第二電阻性金屬氧化物記憶元件206、222。

第一記憶胞202與第二記憶胞220由第一絕緣層228所分離。為防止記憶胞間有電流通過，第一絕緣層228由一絕緣體材料形成，從而使得第一記憶胞202與第二記憶胞220電性絕緣。用於製造第一絕緣層228之絕緣體材料可為氮化矽(SiN)但不限於此。第一絕緣層228係位於第二記憶胞220之底面與第一記憶胞202之頂面間。第一絕緣層228實質上完全覆蓋第二記憶胞220之底面，以確保在對第一與第二記憶胞202、220進行寫入及讀取時，電流不會自第二記憶胞220洩漏(leak)至第一記憶胞202；反之亦然。

記憶胞堆疊結構亦包含一位於第二記憶胞220頂部之上的第二絕緣層242。第二絕緣層242可由任何絕緣體材料形成，包含但不限於氮化矽。第二絕緣層242係用以電性隔離(electrically isolate)第二記憶胞220。第二絕緣層242特別是使得第二記憶胞220與位於結構上方而接觸第二絕緣層242頂部的導線部分電性隔離。這樣的設置可確保在裝置進行讀取與寫入作業時，自三維記憶胞陣列200其他部分洩漏至第二記憶胞220的電流減到最少。

第一記憶胞202、第二記憶胞220以及第一與第二絕緣層228、242彼此堆疊，而使得第一及第二記憶胞之電阻性金屬氧化物記憶元件之接觸介面(記憶元件表面214、230)係排列於同一平面上。第一及第二絕緣層228及242分別包含側面232及244，亦與記憶元件表面214、230位於同一平面上，從而形成一平坦表面(planar surface)的一部分。該平坦表面係沿著用以容納導線之溝槽234的側壁。前述之記憶元件表面214、230以及絕緣之側面232、244亦沿著平坦表面而具有一沿著溝槽234側壁的形貌。

一類似於第一及第二記憶胞202、220的堆疊結構係形成於鄰接溝槽234之另一側面處，而與前述第一及第二記憶胞202、220之堆疊結構相對。形成於鄰接溝槽與第一、第二記憶胞202、220所在堆疊相對之側面處的堆疊結構包含第三及第四記憶胞203及205。第三及第四記憶胞203及205可具有類似於於第一及第二記憶胞202及220的結構。此一類似堆疊結構包含位於各記憶胞之電阻性金屬氧化物記憶元件上，而沿著導電墊之鄰近側面的記憶元件表面。鄰近側面係鄰近於溝槽234。溝槽234具有相對二側壁：一側壁係鄰接於第一及第二記憶胞202及220，另一側壁則鄰接於第三及第四記憶胞203及205。第三及第四記憶胞203、205記憶元件表面之位置係沿著溝槽234鄰接於第三、第四記憶胞203、205的側壁。

一導線形成於溝槽234中，以提供第一、第二記憶胞202、220以及第三、第四記憶胞203、205一電子接點(electrical contact)。在寫入及讀取作業進行時，導線係形成陣列中第一至第四記憶胞202、220、203及205之共同位元線。如前所述，第一至第四記憶胞202、220、203及205之記憶元件表面係位於沿著溝槽234側壁處。於溝槽中形成導線而填滿整個溝槽，確保了導線與第一至第四記憶胞202、220、203及205各者之整面記憶元件表面間形成良好的電性接觸。因此，於溝槽中形成導線之製程為一自對準製程。此一自對準製程不使用任何額外之光罩或蝕刻製程來確保整個三維堆疊陣列中第一至第四記憶胞202、220、203、205各電阻性金屬氧化物記憶元件之記憶元件表面整面皆有良好的電性接觸。該自對準製程減少了此種裝置的製造成本以及製造瑕疵的風險。

第3圖所示的實施例中，導線包含一沉積於溝槽234底部及側壁之障壁金屬層238，以及一金屬層240。障壁金屬層238可由任何一種前述之障壁金屬材料來形成。金屬層240形成於溝槽234內而鄰接障壁金屬層238。金屬層240可包括例如：鈦(Ti)、鎢(W)、鐿(Yb)、鋱(Tb)、釔(Y)、鈧(Sc)、鉿(Hf)、鋯(Zr)、鈮(Nb)、鉻(Cr)、釩(V)、鋅(Zn)、錸(Re)、鈷(Co)、銠(Rh)、鈀(Pd)、鉑(Pt)、鉬(Mo)、鋁(Al)、鉭(Ta)、銅(Cu)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)、釕(Ru)及該些元素之組合中的一或多種元素。障壁金屬層238係作為一附著層(adhesion layer)，以形成一更易於金屬層240之接合(bond)的表面。障壁金屬層238自溝槽234延伸而出並於記憶胞堆疊結構上環繞金屬層240，以包圍(encapsulate)金屬層240。因此導線的障壁金屬層238形成一位於記憶胞堆疊結構頂部之上的表面，係為在後續之製程及封裝中建立電性接觸的所在。障壁金屬層238之使用更提供一附著表面，相較於記憶元件表面214及230而言，該附著表面係更易於後續製程與封裝中建立電性接觸之接合。

第一至第四記憶胞202、220、203及205各包含一位於垂直連接件陣列中的對應垂直連接件。垂直連接件陣列提供與上方電路間的電性接觸。垂直連接件陣列包含一第一背貫孔(back via)236，係延伸通過第二絕緣層242、第二記憶胞220以及第一絕緣層228，直至第一記憶胞202之障壁金屬層212的頂面。第一背貫孔236包含一用以與第一記憶胞202形成電性接觸之導電材料。電極可包括例如：鈦、鎢、鐿、鋱、釔、鈧、鉿、鋯、鈮、鉻、釩、鋅、錸、鈷、銠、鈀、鉑、鉬、鋁、鉭、銅、銥、鑭、鎳、氮、氧、釕及該些元素之組合中的一或多種元素。位於第一背貫孔236內之導電材料與第一記憶胞202間的電性接觸，係使得電流得以通過障壁金屬層212而進入金屬層210以及電阻性金屬氧化物記憶元件206。第一背貫孔236可包含一沿著第一背貫孔236之側壁形成的絕緣層。該絕緣層確保了填充於第一背貫孔236內的導電材料維持著與第二記憶胞220間的電性隔離。

一第二背貫孔246延伸通過第二絕緣層242而到達第二記憶胞220之障壁金屬層226的頂面。一導電材料係形成於第二背貫孔246內，以建立上方電路與第二記憶胞220間的電性接觸。第二背貫孔246內的導電材料可包括例如：鈦、鎢、鐿、鋱、釔、鈧、鉿、鋯、鈮、鉻、釩、鋅、錸、鈷、銠、鈀、鉑、鉬、鋁、鉭、銅、銥、鑭、鎳、氮、氧、釕及該些元素之組合中的一或多種元素。如同通往第一記憶胞之第一背貫孔236，形成通往障壁金屬層226頂部之第二背貫孔246係建立電性接觸，使得電流可自電極而來，通過障壁金屬層226，而進入金屬層224以及電阻性金屬氧化物記憶元件222。

第三及第四記憶胞203及205可包含建立與上方電路間之電性接觸的貫孔。第三及第四記憶胞203、205之貫孔可具有與通往第一及第二記憶胞202、220之第一及第二背貫孔236、246相同的結構。

第一、第二記憶胞中的第一及第二電阻性金屬氧化物記憶元件206及222可包含場增強層248。如第3圖所示，場增強層248具有一鄰接障壁金屬層212及226而形成之材料，該材料並覆蓋部分之第一、第二電阻性金屬氧化物記憶元件206、222的頂部與底部水平表面。場增強層248可例如包括氮氧化鈦(TiNO_x)、二氧化矽(SiO₂)、氧化鉿(HfO_x)、氧化鈦(TiO_x)、氧化鋁(AlO_x)、氧化鎢(WO_x)等等，並傾向選擇具有較第一、第二電阻性金屬氧化物記憶元件206、222高之電阻的材料作為場增強層248。

第4圖繪示一記憶陣列250的佈局圖，係使用第3圖所示之記憶胞堆疊結構並有電極形成。記憶陣列250至少包含記憶胞堆疊結構251、252、253、254、255及257。記憶胞堆疊結構可以一種交錯方式排列，於溝槽262之鄰接側面，該些記憶胞堆疊結構係藉此而不直接相對，如此使得沿著溝槽262不存在有鏡向對稱。

記憶胞堆疊結構各包含第一背貫孔256 及第二背貫孔258。第一及第二背貫孔256及258之布置方式係使得第二絕緣層242沿著頂面分離第一及第二背貫孔256及258，以確保第一及第二背貫孔256、258彼此電性隔離。第一與第二背貫孔256與258間之電性隔離，係使得對於記憶胞堆疊結構251、252、253、254、255及257內記憶胞的寫入或讀取，可以一選擇群組的方式進行。在各個記憶胞堆疊結構251、252、253、254、255、257內，第一及第二背貫孔256、258將各記憶胞耦接至上方電路。

記憶胞堆疊結構251、252、253、254、255及257各自耦接至導線260。導線260形成於溝槽262內。如同前文所述，各個記憶胞堆疊結構之記憶胞的記憶元件表面係形成溝槽262側壁的一部分。於溝槽262內、記憶元件表面形成側壁一部分處沉積導線260，確保了導線260與各記憶胞堆疊結構251、252、253、254、255、257內各個記憶胞之電阻性金屬氧化物記憶元件的記憶元件表面整面間有完全的電性接觸。因此，於溝槽262中形成導線260為一自對準製程，不須使用任何額外的光罩來確保與電阻性金屬氧化物記憶元件間有完全的電性接觸。在讀取或寫入作業進行時，導線260可作為一共同位元線。作為共同位元線之導線可耦接至上方電路，如第1圖所示。

導線260與第一、第二背貫孔256、258各者間，係由第二絕緣層242沿著記憶陣列250之頂面而分開。如前文所述，第二絕緣層242可為任合可用以電性隔離記憶陣列內組件(包含導線260以及第一及第二背貫孔256及258各者)的材料。

第5圖為另一記憶胞陣列堆疊結構的截面圖，記憶胞陣列堆疊結構300包含氧化物成長障壁層(oxide growth barrier layer)306。第5圖示之記憶胞陣列堆疊結構300包含第一記憶胞302及第二記憶胞304。位於堆疊結構內之第一與第二記憶胞302、304可為具有相同於先前第3圖所示之結構的電阻性金屬氧化物記憶胞。第5圖所示之記憶陣列堆疊結構中的導線包含一氧化物成長障壁層306。於電阻性金屬氧化物記憶元件形成之前，氧化物成長障壁層306係形成一位於溝槽中而沿著溝槽側壁的層。

氧化物成長障壁層306允許氧原子於氧化製程中擴散通過氧化物成長障壁層306，而在整個氧化以及其他材料之沉積與蝕刻製程中，仍維持與已形成之氧化物成長障壁層306整體相近的化學計量比(stoichiometry)。此外，在氧化包括了部分溝槽側壁的金屬氧化物記憶元件介面(記憶元件表面312)的過程中，氧化物成長障壁層306係用以防止粗糙情形與缺陷的產生。氧化物成長障壁層306形成於記憶元件表面312上，從而限制了氧化物記憶元件於氧化製程中往共享溝槽內的成長。限制記憶元件表面312往溝槽305內的成長係確保了氧化物成長障壁層306、導線與第一及第二記憶胞302、304之電阻性金屬氧化物記憶元件間可建立較強的電性接觸。最後，氧化物成長障壁層306提供了相較於記憶元件表面312而言，更易於導線附著的表面。導線可包含一形成於氧化物成長障壁層306與金屬層310間之障壁金屬層308。此一形態確保了較強的電性接觸係形成於電阻性金屬氧化物記憶元件與導線之間。

氧化物成長障壁層306可為任何於氧化製程中能夠允許氧原子擴散通過之材料。此外，氧化物成長障壁層306必須能夠於提高氧化濃度與製程溫度的情況下，維持與已形成之氧化物成長障壁層整體相近的化學計量比，以助於確保來自氧化物成長障壁層內之原子不會擴散至記憶胞。最後，氧化物成長障壁層306無論是作為一導體(conductor)或者一介電質(dielectric)，皆可於施加一電場的情況下傳導電荷。氧化物成長障壁層306之導電性係確保了在記憶胞的寫入及讀取作業進行時，有足夠的電流自電阻性金屬氧化物記憶元件通過氧化物成長障壁層306而進入導線中。氧化物成長障壁層306可為氮氧化鈦(TiNO_x)或任何其他具有以上特性的材料。

第6圖為第5圖所示之記憶胞陣列的佈局圖，在導線形成前，於導線溝槽具有一氧化物成長障壁層。除此之外，第6圖之佈局類似於第4圖。

一第一氧化物成長障壁層261及一第二氧化物成長障壁層263係以沿著溝槽262之相對二側壁的方式布置。第一及第二氧化物成長障壁層261及263各覆蓋溝槽262之一側壁表面。第一及第二氧化物成長障壁層261、263係用以限制各記憶胞堆疊結構251、252、253、254、255、257之金屬氧化物記憶元件於氧化製程中向溝槽262內成長。此外，相較於附著在各記憶胞堆疊結構251、252、253、254、255、257之金屬氧化物記憶元件的表面，沉積在溝槽262內之導線260可更容易地附著至第一及第二氧化物成長障壁層261及263上。

第7圖為又一記憶胞陣列堆疊結構的截面圖，記憶胞陣列堆疊結構320具有一驅動裝置層(drive device layer)322。第7圖示之記憶胞陣列堆疊結構320包含第一記憶胞324及第二記憶胞326。位於堆疊結構內之第一與第二記憶胞324、326可為具有相同於先前所述結構之結構的電阻性金屬氧化物記憶胞。驅動裝置層322係形成於溝槽321內，沿著溝槽321之側壁，而形成與記憶元件表面328間的接觸。在第7圖所示的實施例中，一導線係形成於溝槽內並覆蓋於驅動裝置層322上，而使驅動裝置層322恰好位於記憶元件表面328與導線之間。如同在已經描述的實施例中，導線可包含一障壁金屬層330及一金屬層332。

或者，一氧化物成長障壁層可位於驅動裝置層322與記憶元件表面328間。氧化物成長障壁層係用以限制電阻性金屬氧化物記憶元件於氧化製程中向溝槽321內成長。此外，在驅動裝置層形成時，氧化物成長障壁層建立了一個使驅動裝置層322更容易附著於上的表面。

驅動裝置層322可為任何能夠調整電流而使電流由單一方向通過記憶胞陣列堆疊結構320中記憶胞之結構與材料。在一實施例中，一二極體可用以調整通過記憶胞的電流。該二極體可為任何的二極體結構，並包括任何適用於製造該結構的材料。舉例而言，驅動裝置層322可為一金屬氧化物二極體結構。或者，驅動裝置層322可為一穿隧二極體結構。驅動裝置層322係用以於讀取及寫入作業進行時，控制在一指定記憶胞或記憶胞群內的電流。對於驅動裝置層322施加一偏壓，使得通過一指定記憶胞之電流引起一選擇機制，藉此可讀取或寫入該些電流流經的記憶胞。

藉由使用記憶元件表面328構成溝槽321側壁之一部分的記憶胞陣列堆疊結構320，可經由一簡單的沉積製程輕易地將驅動裝置層322納入整體結構之中。除了製程容易之外，將驅動裝置層322結合至沿記憶胞陣列堆疊結構320側壁處，尚有助於確保記憶元件表面328與驅動裝置層322間之電性接觸。

第8圖為第7圖所示之記憶胞陣列的佈局圖，在導線形成前，於導線溝槽具有一驅動裝置層。除此之外，第8圖之佈局類似於第4圖。

在導線形成於溝槽262之內前，一第一驅動裝置層323及一第二驅動裝置層325 係沿著溝槽262之相對二側壁而形成。第一及第二驅動裝置層323及325沿著溝槽262之相對二側壁形成，並被布置成位於記憶胞堆疊結構251、252、253、254、255及257各自的金屬氧化物記憶元件與形成於溝槽262內之導線間。第一及第二驅動裝置層323、325係藉由限制流經相對應之金屬氧化物記憶元件與導線間的電流，而被用以控制通過記憶胞堆疊結構251、252、253、254、255及257之金屬氧化物記憶元件的電流。

第9-15圖係描繪製造前述之各種記憶胞陣列結構的方法的步驟。第9圖繪示在沉積形成記憶胞陣列堆疊構造之複數材料層後，於未經蝕刻步驟的情況下，一堆疊結構的截面圖。該堆疊結構包含了複數層導電墊層。堆疊結構係形成於基板400之上。基板400可為任何適合於其上形成記憶胞之材料。在所示實施例中，基板400為二氧化矽。基板400可為一介電材料，除非置於一電場中，否則不傳導電荷。

第一記憶胞於第一導電墊層內形成，第一導電墊層包含了由障壁金屬層402、金屬層404以及另一障壁金屬層402所構成之第一記憶胞堆疊。障壁金屬層402 及金屬層404可為任何於前文提及的材料。金屬層404較佳地選用其氧化物可作為電阻性金屬氧化物記憶元件的金屬。在由障壁金屬層402、金屬層404及另一障壁金屬層402構成之第一記憶胞堆疊的頂部，一第一絕緣層406形成於其上。第一絕緣層406係用以隔絕由第一記憶胞堆疊形成之記憶胞以及形成於第一絕緣層406上方之記憶胞。

第二記憶胞於第二導電墊層內形成，第二導電墊層包含了由沉積於第一絕緣層406上之障壁金屬層402、金屬層408與另一障壁金屬層402構成的第二記憶胞堆疊。障壁金屬層402及金屬層408可為與用以形成第一記憶胞堆疊之障壁金屬層402、金屬層404之材料相同的材料。一第二絕緣層410沉積於第二記憶胞堆疊之上。第二絕緣層410係用以電性隔絕形成於第二記憶胞堆疊之記憶胞以及位於第二絕緣層410上方之材料。如前文所述，第一及第二絕緣層406及410可為任何可用以電性隔絕記憶胞之適當材料。在所示實施例中，第一及第二絕緣層406、410為氮化矽。

第10圖係繪示在溝槽412形成後，該堆疊結構的截面圖。在如第9圖所示般沉積導電墊層後，形成一延伸至基板的溝槽412。溝槽412係蝕刻通過導電墊層而於到達基板層時停止，形成複數個導電墊。導電墊以沿著鄰接溝槽412側面的方式形成，該些導電墊各具有對應於溝槽一側面之一鄰近側面。更具體地說，溝槽412係藉由蝕刻通過第二絕緣層410、第二記憶胞堆疊(包含由位於頂部的障壁金屬層402、金屬層408以及位於底部的障壁金屬層402構成之堆疊)、第一絕緣層406以及第一記憶胞堆疊(包含由位於頂部的障壁金屬層402、金屬層404以及位於底部的障壁金屬層402構成之堆疊)而形成。溝槽412藉由蝕刻通過該些材料層而到達基板400之材料，使得基板400材料的頂面構成溝槽412的底部。

第11圖繪示在另一實施例中，於溝槽412形成後再經過一沉積氧化物成長障壁層414的步驟，所得到之記憶胞陣列堆疊結構的截面圖。根據該另一實施例，在此步驟中，一氧化物成長障壁層係在形成導線用溝槽412之步驟後形成於溝槽412內。如前文所述，氧化物成長障壁層414係用以防止在氧化製程中，電阻性金屬氧化物元件向共享之溝槽412內成長。此外，氧化物成長障壁層414提供一導線或驅動裝置層附著的表面，相較於記憶元件表面，該表面可使形成位元線的導線以及驅動裝置層更容易接合於上。氧化物成長障壁層414之沉積可使用任何適合的方法，包含化學氣相沉積或物理氣相沉積。氧化物成長障壁層414係沉積以便形成沿著溝槽412側壁的一個層。氧化物成長障壁層可為任何適合於氧化製程中允許氧原子擴散通過，且於記憶胞寫入及讀取作業進行時將電荷自電阻性金屬氧化物記憶元件傳導至導線的材料。如第9圖所示，氧化物成長障壁層之材料為氮化鈦。

第12圖繪示在經過一氧化形成第一及第二記憶胞之電阻性金屬氧化物記憶元件416及418的步驟後，記憶胞陣列堆疊結構的截面圖。在氧化製程中，該些位於溝槽內之層被氧化，使得部分的金屬層408、404被氧化而形成電阻性金屬氧化物記憶元件418及416。不論在氧化物成長障壁層414存在或不存在的狀況下，氧化步驟皆可發生。如先前實施例所述，氧化物成長障壁層可為一經氧化而形成一氧化物成長障壁層414的材料。在第10圖所示實施例中，氧化物成長障壁層之原材料為氮化鈦，而經氧化以形成氮氧化鈦(TiNO_x)。由電阻性金屬氧化物記憶元件416及418形成記憶元件表面(電阻性金屬氧化物記憶元件之接觸介面)422及424，電流通過記憶元件表面422及424而流入、流出電阻性金屬氧化物記憶元件418及416。

在第12圖所示之實施例中，該氧化步驟亦包含形成場增強層420，場增強層420係形成於電阻性金屬氧化物記憶元件416、418頂部及底部水平表面之至少一者的一個部分。場增強層420可以將電阻性金屬氧化物記憶元件416及418夾於場增強層420間之形態形成。場增強層係由具有較低之導電性的材料所形成，以使通過障壁金屬層402之電流係被引導出障壁金屬層402而進入電阻性金屬氧化物記憶元件416、418。此一形態增加電阻性金屬氧化物記憶元件內的電流，使得在記憶陣列整體操作電流較低的情況下，可達到適當的讀取及寫入電流位準(current level)。在所述實施例中，係藉由在氧化製程中氧化部分的障壁金屬層402來形成場增強層。如前所述，場增強層可由氮氧化鈦材料形成。或者在另一實施例中，不形成場增強層420。

第13圖繪示在又一實施例中，於氧化步驟後再經過於溝槽內形成驅動裝置層426的步驟，所得到之記憶胞陣列堆疊結構的截面圖。驅動裝置層426可在以氧化方式形成第一及第二記憶胞之電阻性金屬氧化物記憶元件416、418後，經由沉積方式來形成。如前所述，驅動裝置層426可由任何能夠調整通過電阻性金屬氧化物記憶元件416及418之電流的適當材料與結構來形成。舉例而言，驅動裝置層426可為金屬氧化物二極體或穿隧二極體之任一者。此外，可以使用氧化物成長障壁層之結構來形成驅動裝置層426，而使驅動裝置層426沉積於氧化物成長障壁層頂部之上。

第14圖繪示在另一實施例中，一包含氧化物成長障壁層414之堆疊結構，於溝槽415內形成導電位元線後所得到的截面圖。於溝槽415內形成導電位元線之步驟，可包含於溝槽415內沉積一障壁金屬層428以及一金屬層430。更具體地說，障壁金屬層428係沉積於溝槽415內之氧化物成長障壁金屬層上。溝槽415剩下的空間被金屬層430填滿，而障壁金屬層428再沉積於溝槽415頂部之上，使得金屬層430係完全被障壁金屬層428所包圍。障壁金屬層428及金屬層430可由任何前述之障壁金屬材料或金屬層材料來形成。導線之形成可在溝槽415內具有或不具有氧化物成長障壁層414、或溝槽415內具有或不具有驅動裝置層、或任何其他兩種不同實施例之組合的狀況下。

第15圖係繪示在一實施例中，一不具有氧化物成長障壁層或驅動裝置層之堆疊結構，在經過形成一垂直連接件陣列的步驟後所得到的截面圖；該垂直連接件陣列形成步驟包含形成第一及第二背貫孔432及434。第一背貫孔432係由蝕刻通過第二絕緣層410、第二記憶胞堆疊(包含由位於頂部的障壁金屬層402、金屬層408以及位於底部的障壁金屬層402構成之堆疊)以及第一絕緣層406的步驟來形成。此一蝕刻暴露出第一記憶胞堆疊之頂面(即第一記憶胞堆疊之障壁金屬層402的頂面)。形成第一背貫孔432的步驟更包含以一導電材料填充貫孔，以形成上方電路與第一記憶胞間的電性接觸。形成垂直連接件陣列的步驟也包含蝕刻通過第二絕緣層410的步驟，使得一第二背貫孔434以延伸至第二記憶胞堆疊之障壁金屬層402頂部的形式形成。形成第二背貫孔434的步驟包含以一導電材料填充貫孔，以製造與第二記憶胞間的電性接觸。第一及第二記憶胞背貫孔係於實體上與電性上皆彼此隔絕，以使得記憶胞可被選擇性的寫入及讀取。綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110．．．積體電路

112、250．．．記憶陣列

114．．．字元線解碼器與驅動器

116、162．．．字元線

118．．．位元線解碼器

120．．．位元線

122．．．匯流排

124．．．區塊

126．．．資料匯流排

128．．．資料輸入線

130．．．其他電路

132．．．資料輸出線

134．．．控制器

136．．．偏壓電路電壓電流源

150、202、302、324．．．第一記憶胞

152、220、304、326．．．第二記憶胞

154、156．．．二極體

158、160．．．垂直連接件

164．．．共同位元線

200．．．三維記憶胞陣列

203．．．第三記憶胞

204、400．．．基板

205．．．第四記憶胞

206．．．第一電阻性金屬氧化物記憶元件

207、221．．．鄰近側面

210、224、240、310、332、404、408、430．．．金屬層

212、226、238、308、330、402、428．．．障壁金屬層

214、230、328．．．記憶元件表面

222．．．第二電阻性金屬氧化物記憶元件

228、406．．．第一絕緣層

232、244．．．側面

234、262、305、321、412、415．．．溝槽

236．．．第一背貫孔

242、410．．．第二絕緣層

246．．．第二背貫孔

248、420．．．場增強層

251、252、253、254、255、257．．．記憶胞堆疊結構

256、432．．．第一背貫孔

258、434．．．第二背貫孔

260．．．導線

261．．．第一氧化物成長障壁層

263．．．第二氧化物成長障壁層

300、320．．．記憶胞陣列堆疊結構

306、414．．．氧化物成長障壁層

312．．．記憶元件表面

322、426．．．驅動裝置層

323．．．第一驅動裝置層

325．．．第二驅動裝置層

416、418．．．電阻性金屬氧化物記憶元件

422、424．．．記憶元件表面

第1圖為一積體電路的方塊圖，該積體電路包含一具有複數個電阻性金屬氧化物記憶元件的記憶胞陣列堆疊結構。

第2圖為第1圖所示積體電路一部分的電路圖。

第3圖為一記憶胞陣列堆疊結構的截面圖。

第4圖為一記憶胞陣列的佈局圖，該記憶胞陣列係如第3圖所示並包含背電極。

第5圖為一記憶胞陣列堆疊結構的截面圖，具有一氧化物成長障壁層。

第6圖為一記憶胞陣列堆疊結構的佈局圖，該記憶胞陣列係如第5圖所示，在導線形成前，於導線溝槽內具有一氧化物成長障壁層。

第7圖為一記憶胞陣列堆疊結構的截面圖，具有一驅動裝置層，在寫入及讀取作業進行的過程中，驅動裝置層調整各記憶胞之記憶元件中的電流。

第8圖為一記憶胞陣列堆疊結構的佈局圖，該記憶胞陣列係如第7圖所示，在導線形成前，於導線溝槽內具有一驅動裝置層。

第9圖為一記憶胞陣列堆疊結構的截面圖，係繪示在沉積形成記憶胞之複數材料層後的結構。

第10圖為一記憶胞陣列堆疊結構的截面圖，係繪示經過一形成導線溝槽的步驟後的結構。

第11圖為一記憶胞陣列堆疊結構的截面圖，係繪示經過一沉積一氧化物成長障壁層的步驟後的結構。

第12圖為一記憶胞陣列堆疊結構的截面圖，係繪示經過一氧化以形成複數個金屬氧化物記憶元件的步驟後的結構。

第13圖為一記憶胞陣列堆疊結構的截面圖，係繪示經過一於共享溝槽內形成一驅動裝置層的步驟後的結構。

第14圖為一記憶胞陣列堆疊結構的截面圖，係繪示經過一於共享溝槽內形成導線的步驟後的結構。

第15圖為一記憶胞陣列堆疊結構的截面圖，係繪示經過一形成第一及第二記憶胞背電極溝槽的步驟後的結構。

200．．．三維記憶胞陣列

202．．．第一記憶胞

203．．．第三記憶胞

204．．．基板

205．．．第四記憶胞

206．．．第一電阻性金屬氧化物記憶元件

207、221．．．鄰近側面

210、224、240．．．金屬層

212、226、238．．．障壁金屬層

214、230．．．記憶元件表面

220．．．第二記憶胞

222．．．第二電阻性金屬氧化物記憶元件

228．．．第一絕緣層

232、244．．．側面

234．．．溝槽

236．．．第一背貫孔

242．．．第二絕緣層

246．．．第二背貫孔

248．．．場增強層

Claims (19)

1. 一種積體電路裝置，包括：
   一導線，具有一第一側面及一第二側面；
   複數層，該些層各由布置於鄰接該導線之該第一側面與該第二側面的複數個導電墊所構成，該些導電墊各具有一鄰近側面，該些鄰近側面係鄰近於該些導電墊對應之該第一側面與該第二側面的其中一者；
   複數個金屬氧化物記憶元件，位於該些鄰近側面上，並與該些導電墊對應之該第一側面與該第二側面的其中一者有電性交流；以及
   一垂直連接件陣列，由複數個垂直連接件所構成，該些垂直連接件係與該些導電墊各者以及一上方電路有電性交流。
2. 如申請專利範圍第1項所述之積體電路裝置，其中至少二個該些導電墊係堆疊而使至少一第一導電墊係布置於一第二導電墊之上，且該第一導電墊之一遠離側面係布置於較該第二導電墊之一遠離側面接近該導線處，該第一導電墊之該遠離側面與該第二導電墊之該遠離側面係與對應的該些垂直連接件有電性交流。
3. 如申請專利範圍第1項所述之積體電路裝置，其中該些導電墊各包含位於該些金屬氧化物記憶元件之其中一個與該些垂直連接件之其中一個之間的一金屬層，該些金屬層具有該些鄰近側面。
4. 如申請專利範圍第3項所述之積體電路裝置，其中該金屬層之一氧化部分為一電阻性金屬氧化物記憶元件，使得該電阻性金屬氧化物記憶元件係沿著該些導電墊之該些金屬層的鄰近側面布置。
5. 如申請專利範圍第4項所述之積體電路裝置，其中該些導電墊更包含複數個障壁金屬層，該金屬層係布置於該些障壁金屬層之至少二者之間。
6. 如申請專利範圍第4項所述之積體電路裝置，其中該些導電墊更包含複數個場增強結構，該些金屬氧化物記憶元件各包含鄰近於所對應之一溝槽之一第一側壁與一第二側壁之其中一者的一鄰近端，該些場增強結構係鄰接該些鄰近端。
7. 如申請專利範圍第4項所述之積體電路裝置，其中一氧化物成長障壁層係布置於該些金屬氧化物記憶元件之至少一者以及該至少一金屬氧化物記憶元件所對應之該第一側面與該第二側面的其中一者間。
8. 如申請專利範圍第4項所述之積體電路裝置，其中一驅動裝置層係布置於該些金屬氧化物記憶元件之至少一者以及該至少一金屬氧化物記憶元件所對應之該第一側面與該第二側面的其中一者間。
9. 如申請專利範圍第1項所述之積體電路裝置，其中該上方電路包含耦接至該垂直連接件陣列的複數條字元線。
10. 如申請專利範圍第1項所述之積體電路裝置，其中該導線為位元線。
11. 一種方法，包括：
    一層形成步驟，係形成複數個由複數導電墊所構成的層，該些導電墊係鄰接於一溝槽之一第一側壁與一第二側壁，該些導電墊並各具有鄰近側面，該些鄰近側面係鄰近於該些導電墊所對應之該第一側壁與該第二側壁的其中一者；
    一金屬氧化物記憶元件形成步驟，係形成複數個金屬氧化物記憶元件於該些鄰近側面上；
    一導線形成步驟，係形成一導線於該溝槽內，使得該導線與該些金屬氧化物記憶元件有電性交流；以及
    一垂直連接件陣列成步驟，係形成一垂直連接件陣列，該垂直連接件陣列係與該些導電墊各者有電性交流。
12. 如申請專利範圍第11項所述之方法，其中該層形成步驟更包括沉積複數導電墊層，該些導電墊層各包含位於一第一障壁金屬層與一第二障壁金屬層間之一第一金屬層。
13. 如申請專利範圍第12項所述之方法，其中該金屬氧化物記憶元件形成步驟包含氧化該金屬層之一部分，以形成至少一電阻性金屬氧化物記憶元件。
14. 如申請專利範圍第11項所述之方法，更包含：
    形成複數個場增強結構，該些場增強結構係鄰接於複數個鄰近端，該些鄰近端係該些金屬氧化物記憶元件鄰近於所對應之該溝槽該第一側壁與該第二側壁的其中一者處。
15. 如申請專利範圍第11項所述之方法，更包含：
    在該金屬氧化物記憶元件形成步驟前，沿著該溝槽之該第一側壁與該第二側壁形成一氧化物成長障壁層。
16. 如申請專利範圍第11項所述之方法，更包含：
    沿著該溝槽之該第一側壁與該第二側壁形成一驅動裝置層。
17. 如申請專利範圍第11項所述之方法，其中該垂直連接件陣列成步驟包含以下步驟：
    形成穿透位於該些導電墊各者上方之材料的複數個孔穴；
    沿著該些孔穴之側面形成一絕緣層；以及
    以至少一導電材料填充該些孔穴。
18. 如申請專利範圍第11項所述之方法，更包含：
    形成耦接至該垂直連接件陣列的複數條字元線。
19. 如申請專利範圍第11項所述之方法，其中該導線為位元線。