CN114242748A - 一种存储单元组及其制造方法 - Google Patents
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Abstract
本申请公开了一种存储单元组及其制造方法，该存储单元组通过在上下两个阻变存储单元之间共享一个电极，并通过该电极共享一条线路；然后，再通过另一个不共享的电极接入不同线路，从而实现上下叠加，但可独立操控的两个阻变存储单元。一方面，该存储单元组可形成1T2R的存储单元阵列，在不增加晶体管的个数的前提下，即可大幅提高存储单元的个数，从而提高系统的存储容量；另一方面，通过共享一个电极，还可节省一个电极的空间，更好地满足元件微缩化需求。此外，由于在元件集成度相同的阵列中，双层叠加结构可使得导线长度减半，从而使得IR压降(IR drop)大大减少。
Description
技术领域
本申请涉及半导体器件领域，尤其涉及一种存储单元组及其制造方法。
背景技术
阻变式存储器(Resistive Random Access Memory,RRAM)的基本结构包括顶电极、阻变层和底电极，通常使用自底而上逐层叠加的1T1R的存储单元。
采用上述结构的阻变式存储器集成度低，若以平面式的方式提高元件集成度，势必需要扩大芯片面积，但目前对半导体器件的需求更趋向于微缩化，能扩大芯片面积的空间非常。
此外，1T1R的存储单元会导致金属导线较长，因而导致IR压降(IR drop)现象。
发明内容
针对上述技术问题，本申请人创造性地提供了一种存储单元组及其制备方法。
根据本申请实施例的第一方面，提供一种存储单元组，该存储单元组包括：第一阻变存储单元，第一阻变存储单元包括第一电极、第一阻变层和第二电极，第一电极通过第一金属层连接有第一线路，第二电极连接有第二线路，第一线路和第二线路共同实现对第一阻变存储单元的独立控制；第二阻变存储单元，第二阻变存储单元包括第二电极、第二阻变层和第三电极，第三电极通过第二金属层连接有第三线路，第三线路和第二线路共同实现对第二阻变存储单元的独立控制；其中，第一阻变存储单元与第二阻变存储单元共享第二电极。
可选地，第一阻变存储单元为开口向上的沟槽结构。
可选地，第二阻变存储单元包括侧壁保护层。
可选地，第一线路为第一位线，第二线路为第第一源线，第三线路为第二位线。
可选地，第一线路为第一源线，第二线路为第一位线，第三线路为第二源线。
可选地，第一金属层、第二电极和第二金属层为三层交叉阵列结构。
根据本申请实施例的第二方面，提供一种存储单元组的制造方法，该方法包括：在衬底之上形成第一阻变存储单元，第一阻变存储单元包括第一电极、第一阻变层和第二电极，衬底包括第一金属层，第一金属层连接有第一线路，第一电极与第一金属层连接；在第二电极之上形成第二阻变存储单元，第二阻变存储单元包括第二电极、第二阻变层和第三电极，使得第二阻变存储单元与第一阻变存储单元共享第二电极；在第三电极之上，形成第二金属层；对存储单元组进行布线，使得第二电极与第二线路相连，第二线路可与第一线路共同实现对第一阻变存储单元的独立控制，使得第二金属层与第三线路连接，第三线路和第二线路共同实现对第二阻变存储单元的独立控制。
可选地，在衬底之上形成第一阻变存储单元，包括：在衬底之上形成具有开口向上的沟槽结构的第一阻变存储单元。
可选地，在第二电极之上形成第二阻变存储单元，包括：在第二电极之上形成具有侧壁保护层的第二阻变存储单元。
可选地，在制造过程中，使得第一金属层、第二电极和第二金属层为三层交叉阵列结构。
本申请实施例一种存储单元组及其制造方法，该存储单元组通过在上下两个阻变存储单元之间共享一个电极，并通过该电极共享一条线路；然后，再分别通过另一个不共享的电极接入不同线路，从而实现上下叠加但可独立操控的两个阻变存储单元。
一方面，该存储单元组可形成1T2R的存储单元阵列，在不增加晶体管的个数的前提下，即可大幅提高存储单元的个数，从而提高系统的存储容量；另一方面，通过共享一个电极，还可节省一个电极的空间，更好地满足元件微缩化需求。此外，由于在元件集成度相同的阵列中，双层叠加结构可使得导线长度减半，从而使得IR压降(IR drop)大大减少。
需要理解的是，本申请实施例的实施并不需要实现上面的全部有益效果，而是特定的技术方案可以实现特定的技术效果，并且本申请实施例的其他实施方式还能够实现上面未提到的有益效果。
附图说明
通过参考附图阅读下文的详细描述，本申请示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本申请的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1示出了本申请存储单元组一实施例的结构剖面示意图；
图2示出了本申请存储单元组另一实施例的结构剖面示意图；
图3示出了本申请存储单元组实施例的一种布线方案示意图；
图4示出了本申请存储单元组实施例的另一种布线方案示意图；
图5示出了多个图2所示实施例所形成的存储单元组阵列在X方向的结构剖面示意图；
图6示出了多个图2所示实施例所形成的存储单元组阵列在Y方向的结构剖面示意图；
图7示出了多个图2所示实施例所形成的存储单元组阵列俯视示意图；
图8示出了图5所示实施例1T2R的一种布线方案示意图；
图9示出了图5所示实施例1T2R的另一种布线方案示意图；
图10示出了本申请存储单元组的制造方法的流程示意图；
图11示出了本申请图2或图5所示实施例的制造过程示意图；
图12示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
图13示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
图14示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
图15示出了本申请图2或图5所示实施例的的制造过程示意图；
图16示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
图17示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
图18示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
图19示出了本申请图2或图5所示实施例的的制造过程中某一阶段的结构剖面示意图；
图20示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
图21示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
图22示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
图23示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
图24示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
图25示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
图26示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图；
图27示出了本申请图2或图5所示实施例的制造过程中某一阶段的结构剖面示意图。
具体实施方式
为使本申请的目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
图1示出了本申请存储单元组一实施例的结构剖面示意图。如图1所述，该存储单元组包括：第一阻变存储单元R1，第一阻变存储单元R1包括第一电极104、第一阻变层106和第二电极108，第一电极104通过第一金属层101连接有第一线路(图1中未示出)，第二电极108连接有第二线路(图1中未示出)，第一线路和第二线路共同实现对第一阻变存储单元R1的独立控制；第二阻变存储单元R2，第二阻变存储单元R2包括第二电极108、第二阻变层111和第三电极112，第三电极112通过第二金属层114连接有第三线路(图1中未示出)，第三线路和第二线路共同实现对第二阻变存储单元R2的独立控制；其中，第一阻变存储单元R1与第二阻变存储单元R2共享第二电极108。
其中，第一阻变层106和第二阻变层111可采用任何适用的阻变材料制备而成的，例如：氧化铝(AlxOy)、氧化铜(CuxOy)、氧化铪(HfxOy)和氧化钽(TaxOy)等过渡金属氧化物(TMO)中的至少一种。
第一电极104、第二电极108和第三电极112可采用任何适用的电极材料制备而成的，例如：铝(Al)、铜(Cu)、金(Au)、铂金(Pt)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)和氮化钨(WN)等。
在图1所示的本申请实施例存储单元组中，阻变层106和第二电极108之间还设置有一个储氧层107(Oxygen Ion Reservoir，OIR)；相应地，在阻变层111和第二电极108之间还设置有一个储氧层110。
其中，储氧层107和储氧层110是为在施加电压时吸引或储备更多的氧以形成更多的导电细丝，从而使得阻变存储单元的性能更好。储氧层107和储氧层110可采用任何适用的储氧层材料，例如，钛(Ti)、铪(Hf)和钽(Ta)等。
储氧层是使得阻变存储单元性能更好的增益结构，并非本申请存储单元组所必需的结构，实施者可根据需要选择设置或不设置。
在图1所示的实施例中，第一阻变存储单元R1和第二阻变存储单元R2通过共享第二电极108的方式，在原有1个存储单元组面积下，实现了的上下叠加的两个阻变存储单元。
该存储单元组通过在两个阻变存储单元R1和R2之间共享第二电极108，通过第二电极108共享第二线路。之后，再分别由第一电极104通过第一金属层接入第一线路，由第三电极112通过第二金属层114接入第三线路，从而实现上下叠加但可独立操控的两个阻变存储单元。
一方面，该存储单元组可形成1T2R的存储单元阵列，从而在不增加晶体管的个数的前提下，即可大幅提高存储单元的个数，大大提高了系统的存储容量；另一方面，通过共享第二电极，还可节省一个电极的空间，更好地满足元件微缩化需求。
此外，随着半导体工艺的演进，电路之间的导线(也称为金属互联线)的长度越来越长、宽度越来越窄，从而导致在集成电路中电源和接地线之间的电压出现下降或上升的现象，这种现象也被称为IR压降现象。其中，IR压降ΔU的计算公式为：
ΔU＝(P*L)/(A*S)；
其中，
P为导线负荷；
L为导线长度；
A为导电材质系数(铜大概为77，铝大概为46)；
S为导线截面；
由于在元件集成度相同的阵列中，双层叠加结构可使得导线长度L减半，从而使得IR压降(IR drop)大大减少。
需要说明的是图1仅为本申请存储单元组的一个基本实施例，图1中自下而上堆叠的方块仅表示元件之间的上下位置关系，并不代表各阻变层或电极的具体形状或结构。
实施者可根据具体的实施需求和实施条件，进一步细化和扩展存储单元组及各阻变层或电极的具体形状或结构。
示例性地，图2就给出了本申请存储单元组另一个具体实施例的结构剖面示意图。
在图2所示的本申请实施例存储单元组中，第一阻变存储单元R1的阻变层206，采用开口向上的沟槽状结构。如此，可避免在阻变层206的侧壁形成损伤，以增强第一阻变存储单元R1的存储性能。
在图2所示的本申请实施例存储单元组中，第二阻变存储单元R2的侧壁还设置有侧壁保护层113(如图1所示)，该侧壁保护层113的作用是避免外界的氧影响存储单元。
侧壁保护层113是使得阻变存储单元性能更好的增益结构，并非存储单元必需的结构，实施者可根据需要选择设置或不设置。
在图2所示的本申请实施例存储单元组中，还设置有还包括一些常用的其他组成部分，例如绝缘层/介电层202，第一金属层201和第二金属层214等。这些部分均为示例性的，并非对本申请半导体集成电路器件的限定，实施者可根据实施需要和实施条件，使用任何适用的布局和设计。
在具备了如图1或图2所示的本申请实施例存储单元组的基本结构之后，本申请实施例即可进一步细化如何对第一阻变单元和第二阻变单元进行布线，以实现对第一阻变单元和第二阻变单元的独立操控。
图3示出了本申请存储单元组实施例的一种布线方案。如图3所示，使第二电极与源线SL连接；使第一阻变单元R1的第一电极与第一位线BL1连接；使第二阻变单元R2的第三电极与第二位线BL2连接。
具体地，以图2所示的本申请实施例为例，可以使第二电极208与源线SL连接，第一电极204通过第一金属层201与第一位线BL1连接，第三电极212通过第二金属层214与第二位线BL2连接。
如此，当通过字线WL1的开启晶体管后，即可通过单独控制第一位线BL1实现对第一阻变单元R1的存储；或通过单独控制第二位线BL2来实现对第二阻变单元R2的存储。
通常一个字线会对应于一个晶体管并用于开启和关闭相应的晶体管，而上述布线方案使得一个字线WL1对应两个存储单元：第一阻变单元R1和第二阻变单元R2，也就实现了一个晶体管对应两个阻变存储单元(One transistor Two Resistor，1T2R)的结构。
图4本申请存储单元组实施例的另一种布线方案。如图4所示，使第二电极与第一位线BL1连接；使第一阻变单元R1的第一电极与第一源线SL1连接；使第二阻变单元R2的第三电极与第二源线SL2连接。
具体地，以图2所示的本申请实施例为例，可以使第二电极208与第一位线BL1连接，第一电极204通过第一金属层201与第一源线SL1连接，第三电极212通过第二金属层214与第二源线SL2连接。
如此，当第一字线WL1的开启第一晶体管后，即可通过第一源线SL1和第一位线BL1实现对第一阻变单元R1的存储；当第二字线WL2开关第二晶体管后，即可通过第二源线SL2和第一位线BL1实现对第二阻变单元R2的存储。在这种场景下，第一阻变单元R1和第二阻变单元R2会对应两个晶体管，但由于共享一个位线，也依然可以缩短布线长度，此外，还可在组成阵列时与相邻存储单元组中同一层的阻变单元形成1T2R结构。
需要说明的是图3和图4仅为本申请实施例示例性的一种布线方案，实施者在实际实施的过程中，可根据具体的实施需求和实施条件采用任何适用的布线方案。
进一步地，本申请实施例存储单元组，还可以基于图1或图2所示的实施例基础之上制造交叉排列多个的存储单元组形成阻变存储单元组阵列。
图5至图9示出了在图2所示的本申请实施例的基础上，交叉排列多个存储单元组所形成的阻变存储单元组阵列。
其中，图5示出了在图2所示的本申请实施例的基础上，交叉排列多个存储单元组所形成的阻变存储单元组阵列，在X方向的结构剖面示意图。
其中，在X方向，各存储单元组的第一阻变存储单元的第一电极(例如，R1的底电极204和R3的底电极204’)通过同一第一金属层201串联；各存储单元组的第二阻变存储单元的第三电极(例如，R2的顶电极212和R4的顶电极212’)通过同一第二金属层214串联；各存储单元组的第二电极(例如，R1和R2的共享电极208，以及R3和R4的共享电极208’)，则彼此隔断，互不相接。
图6示出了在图2所示的本申请实施例的基础上，交叉排列多个存储单元组所形成的阻变存储单元组阵列，在Y方向的结构剖面示意图。
其中，在Y方向，各存储单元组的第一阻变存储单元的第一电极(例如R1的底电极204和R5的底电极204”)，分别连接到第一金属层201和第一金属层201”；各存储单元组的第二阻变存储单元的第三电极212(例如R2的顶电极212和R6的顶电极212”)，分别连接到第二金属层214和第二金属层214”；而各存储单元组的第二电极208(共享电极)则为贯通的同一电极。
图7示出了在图2所示的本申请实施例的基础上，交叉排列多个存储单元组所形成的阻变存储单元组阵列的俯视图。
如图7所示，第一金属层201、第二电极208和第二金属层214形成三层交叉阵列结构。在自下而上的第一金属层201和第二电极208之间交叉的垂直空间，设置有第一阻变存储单元R1，其中R1的底电极204(第一电极)与第一金属层201连接(图6中未示出)，R1的顶电极为第二电极208；在第二电极208和第二金属层214之间交叉的垂直空间，设置有第二阻变存储单元R2，R2的底电极为第二电极208，R2的顶电极212(第三电极)与第二金属层214连接。
图8示出了在图5所示的阻变存储单元组阵列的一种电路布局方案。
需要说明的是，图8仅示出了两组存储单元组，其中，每一组存储单元组会连接到同一条字线。
具体地，对于连接到第一字线WL1的第一组存储单元组来说，第一阻变存储单元R1一端的顶电极208(第二电级)端连接到源线SL，第一阻变存储单元R1另一端的底电极204(第一电级)，则通过第一金属层201连接到第一位线BL1；第二阻变存储单元R2一端的底电极208(第二电级)端连接到第一源线SL，第二阻变存储单元R2另一端的顶电极212(第三电级)，则通过第二金属层214连接到第二位线BL2。
类似地，对于连接到第二字线WL2的第二组存储单元组来说，第一阻变存储单元R3一端的顶电极208’(第二电级)端连接到源线SL，第一阻变存储单元R3另一端的底电极204’(第一电级)，也通过第一金属层201连接到第一位线BL1；第二阻变存储单元R4一端的底电极208’(第二电级)端连接到源线SL，第二阻变存储单元R4另一端的顶电极212’(第三电级)，也通过第二金属层214连接到第二位线BL2。
在图8所示的布线方案中，多组存储单元组中的变阻单元(例如，R1和R3)可共享第一位线BL1，而无需给每个变阻单元都分别设置一条位线(例如，为R1设置第一位线BL1；为R3设置第三位线BL3等)。
如此，可以进一步缩短布线个数及布线长度，进而使IR压降更小。
图9示出了在图5所示的阻变存储单元组阵列的另一种电路布局方案。
需要说明的是，图9仅示出了两组存储单元组，其中，每一组存储单元组会连接到同一条位线。
具体地，对于连接到第一位线BL1的第一组存储单元组来说，第一阻变存储单元R1一端的顶电极208(第二电级)端连接到第一位线BL1，第一阻变存储单元R1另一端的底电极204(第一电级)，则通过第一金属层201连接到第一源线SL1；第二阻变存储单元R2一端的底电极208(第二电级)端连接到第一位线BL1，第二阻变存储单元R2另一端的顶电极212(第三电级)，则通过第二金属层214连接到第二源线SL2。
类似地，对于连接到第二字线WL2的第二组存储单元组来说，第一阻变存储单元R3一端的顶电极208’(第二电级)端连接到第二位线BL2源线，第一阻变存储单元R3另一端的底电极204’(第一电级)，也通过第一金属层201连接到第一源线SL1；第二阻变存储单元R4一端的底电极208’(第二电级)端连接到第二位线BL2源线，第二阻变存储单元R4另一端的顶电极212’(第三电级)，也通过第二金属层214连接到第二源线SL2。
在图9所示的布线方案中，R1和R3可共享一个源线(第一源线SL1)并通过第一位线BL1和第二位线BL2。由此，R1和R3之间也可形成1T2R的结构。
进一步地，本申请还提供一种存储单元组的制造方法，如图10所示，该方法包括：操作S1010，在衬底之上形成第一阻变存储单元，第一阻变存储单元包括第一电极、第一阻变层和第二电极，衬底包括第一金属层，第一金属层连接有第一线路，第一电极与第一金属层连接；操作S1020，在第二电极之上形成第二阻变存储单元，第二阻变存储单元包括第二电极、第二阻变层和第三电极，使得第二阻变存储单元与第一阻变存储单元共享第二电极；操作S1030，在第三电极之上，形成第二金属层；操作S1040，对存储单元组进行布线，使得第二电极与第二线路相连，第二线路可与第一线路共同实现对第一阻变存储单元的独立控制，使得第二金属层与第三线路连接，第三线路和第二线路共同实现对第二阻变存储单元的独立控制。
在操作S1010中，衬底指包含有电流线路及介电层/绝缘层等基本部分的芯片底板。在本申请实施例中，衬底包括第一金属层，第一金属层链接有第一线路。该第一线路可以是第一源线，也可以是第一位线，取决于具体的布线方案。在衬底上形成在衬底之上形成第一阻变存储单元，可根据第一阻变存储单元的具体结构，采用任何适用的制造材料和制造工艺。
在操作S1020中，在第二电极之上形成第二阻变存储单元时，可根据第二阻变存储单元的具体结构，采用任何适用的制造材料和制造工艺，但务必使用第二电极作为第二阻变存储单元的底电极，使第二阻变存储单元和第一阻变存储单元共享第二电极。
在操作S1030中，在第三电极之上形成第二金属层时，可采用任何适用的制造材料和制造工艺。
在操作S1040中，对存储单元组进行布线的过程可以在制造存储单元组过程中进行，也可在存储单元组制造完成之后进行。详细的布线方案可参考图3、图4、图8或图9所示的布线方案。
图11示出了制造图2或图5所示实施例的主要过程，包括：
步骤S11010，对衬底进行刻孔，得到孔洞203和203’，如图12所示；
其中，在对衬底进行刻孔时，可采用蚀刻工艺。
衬底包括第一金属层201和介电层202。
步骤S11020，沉积第一电极材料204，得到图13所示的结构；
其中，在沉积第一电极材料204时，可采用物理气相沉积工艺(PVD)，或化学气相沉积工艺(CVD)。
第一电极材料可可采用任何适用的电极材料制备而成的，例如：铝(Al)、铜(Cu)、金(Au)、铂金(Pt)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)和氮化钨(WN)等。
步骤S11030，对第一电极材料204进行平坦化处理，使的第一电极材料仅存在于孔洞内，得到第一电极204和204’，如图14所示；
其中，在进行平坦化处理时，可采用化学机械研磨工艺(CMP)。
步骤S11040，沉积电介质材料202，得到图15所示的结构；
其中，在沉积电介质材料202时，可采用利用气相沉积工艺。电介质材料可以是SiO2等。
步骤S11050，利用光刻/蚀刻工艺，对表面进行图案化处理，得到孔洞205和孔洞205’，如图16所示；
其中，图案化处理指依据预先设计的图案实施各种适用的工艺，以得到分隔开的各个存储单元，形成存储单元阵列。
步骤S11060，在孔洞205和孔洞205’中沉积阻变层206，得到图17所示的结构；
其中，在孔洞205和孔洞205’中沉积阻变层206时，可采用原子层沉积工艺(ALD)
阻变层206的材料可采用任何适用的阻变材料制备而成的，例如：氧化铝(AlxOy)、氧化铜(CuxOy)、氧化铪(HfxOy)和氧化钽(TaxOy)等过渡金属氧化物(TMO)中的至少一种。
步骤S11070，沉积储氧层207，得到图18所示的结构；
其中，在沉积储氧层207时，可采用化学气相沉积工艺。
储氧层的材料可采用任何适用的储氧层材料，例如，钛(Ti)、铪(Hf)和钽(Ta)等。
步骤S11080，对表面进行平坦化处理，使得阻变层206和储氧层207仅位于孔洞内，得到图19所示的结构；
其中，在对表面进行平坦化处理时，可采用化学机械研磨工艺。
步骤S11090，沉积第二电极材料208，得到图20所示的结构；
其中，在沉积第二电极材料208时，可采用物理气相沉积工艺。
第二电极材料208可采用任何适用的电极材料制备而成的，例如：铝(Al)、铜(Cu)、金(Au)、铂金(Pt)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)和氮化钨(WN)等。
步骤S11100，利用光刻/蚀刻工艺，对第二电极材料208进行图案化处理，得到隔断209，如图21所示；
至此，制作第一阻变单元的工艺流程结束，并使得第一阻变单元的阻变层呈现沟槽结构。
步骤S11110，沉积电介质202，得到图22所示的结构；
在沉积电介质202时，可采用化学气相沉积工艺。
步骤S11120，对表面进行平坦化处理，使第二电极208和208’露出，得到图23所示的结构；
其中，在对进行平坦化处理时，可采用化学机械研磨工艺。
步骤S11130，依次沉积储氧层210、阻变层211和第三电极材料212，得到图24所示的结构；
其中，在沉积储氧层210时，可采用物理气相沉积工艺。
在沉积阻变层211时，可采用利用原子层沉积工艺。
在沉积第三电极材料212时，可采用物理气相沉积工艺。
储氧层210的材料可采用任何适用的储氧层材料，例如，钛(Ti)、铪(Hf)和钽(Ta)等。
阻变层211的材料可采用任何适用的阻变材料制备而成的，例如：氧化铝(AlxOy)、氧化铜(CuxOy)、氧化铪(HfxOy)和氧化钽(TaxOy)等过渡金属氧化物(TMO)中的至少一种。
第三电极材料212可采用任何适用的电极材料制备而成的，例如：铝(Al)、铜(Cu)、金(Au)、铂金(Pt)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)和氮化钨(WN)等。
步骤S11140，利用光刻/蚀刻工艺对表面进行图案化处理，得到图25所示的结构；
至此，制作第二阻变单元的工艺流程结束，并使得第二阻变单元的阻变层呈现平面结构。
步骤S11150，沉积侧壁保护层，然后利用蚀刻工艺进行图案化处理，得到如图26所示的结构；
其中，在沉积侧壁保护层时，可采用原子层沉积工艺。
步骤S11160，沉积电介质材料202，得到图27所示的结构；
其中，在沉积电介质材料202时，可采用化学气相沉积工艺。
步骤S11170，利用光刻/蚀刻/电镀工艺形成第二金属层214，即可得到图5所示的结构。
需要说明的是，图11所示的制造过程仅为一种示例性的制造过程，并非对本申请存储单元组及其阵列结构制作过程的限定。实施者在实施过程中，可根据具体的实施需求和实施条件，采用任何适用的制造工艺或制造材料。
关于图3、图4、图8或图9所示的布线方案可以在上述存储单元组制造过程中，也可以在上述存储单元组制造过程结束之后进行实施，以形成1T2R的阵列结构。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的器件和方法，可以通过其它的方式实现。以上所描述的器件实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个装置，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种存储单元组，其特征在于，所述存储单元组包括：
第一阻变存储单元，所述第一阻变存储单元包括第一电极、第一阻变层和第二电极，所述第一电极通过第一金属层连接有第一线路，所述第二电极连接有第二线路，所述第一线路和所述第二线路共同实现对所述第一阻变存储单元的独立控制；
第二阻变存储单元，所述第二阻变存储单元包括所述第二电极、第二阻变层和第三电极，所述第三电极通过第二金属层连接有第三线路，所述第三线路和所述第二线路共同实现对所述第二阻变存储单元的独立控制；
其中，所述第一阻变存储单元与所述第二阻变存储单元共享所述第二电极。
2.根据权利要求1所述的存储单元组，其特征在于，所述第一阻变存储单元为开口向上的沟槽结构。
3.根据权利要求1所述的存储单元组，其特征在于，所述第二阻变存储单元包括侧壁保护层。
4.根据权利要求1所述的存储单元组，其特征在于，所述第一线路为第一位线，所述第二线路为第一源线，所述第三线路为第二位线。
5.根据权利要求1所述的存储单元组，其特征在于，所述第一线路为第一源线，所述第二线路为第一位线，所述第三线路为第二源线。
6.根据权利要求1所述的存储单元组，其特征在于，所述第一金属层、所述第二电极和所述第二金属层为三层交叉阵列结构。
7.一种存储单元组的制造方法，其特征在于，所述制造方法包括：
在所述衬底之上形成第一阻变存储单元，所述第一阻变存储单元包括第一电极、第一阻变层和第二电极，所述衬底包括第一金属层，所述第一金属层连接有第一线路，所述第一电极与所述第一金属层连接；
在所述第二电极之上形成第二阻变存储单元，所述第二阻变存储单元包括所述第二电极、第二阻变层和第三电极，使得所述第二阻变存储单元与所述第一阻变存储单元共享所述第二电极；
在所述第三电极之上，形成第二金属层；
对所述存储单元组进行布线，使得所述第二电极与第二线路相连，所述第二线路可与所述第一线路共同实现对所述第一阻变存储单元的独立控制，使得所述第二金属层与所述第三线路连接，所述第三线路和所述第二线路共同实现对所述第二阻变存储单元的独立控制。
8.根据权利要求7所述的制造方法，其特征在于，所述在所述衬底之上形成第一阻变存储单元，包括：
在所述衬底之上形成具有开口向上的沟槽结构的第一阻变存储单元。
9.根据权利要求7所述的制造方法，其特征在于，所述在所述第二电极之上形成第二阻变存储单元，包括：
在所述第二电极之上形成具有侧壁保护层的第二阻变存储单元。
10.根据权利要求7所述的制造方法，其特征在于，在制造过程中，使得所述第一金属层、所述第二电极和所述第二金属层为三层交叉阵列结构。
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20220325 |