CN111312747B - 一种阻变存储器单元及制备方法 - Google Patents

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Abstract

本发明公开了一种阻变存储器单元，包括：耦合的两个晶体管和n个阻变单元，n个阻变单元之间以其电极依次相连，形成水平叠层结构，任意两个相邻的阻变单元之间共用同一个电极，两个晶体管的栅极用于分别施加不同的控制信号，两个晶体管的源极相连，用于共同施加一个源信号，两个晶体管的漏极分别连接n个阻变单元中不相同的m个阻变单元的其中一端电极，n个阻变单元的另一端电极用于分别施加不同的位信号。本发明基于垂直沟道晶体管和水平叠层结构的阻变单元形成2TnR形式的阻变存储器，可根据不同的操作时序同时实现二值和多值存储功能，单元面积可控，可用于实现高密度的阻变存储器阵列和芯片。

Description

一种阻变存储器单元及制备方法
技术领域
本发明涉及存储器技术领域，特别是涉及一种可实现二值或多值操作的阻变存储器单元及制备方法。
背景技术
阻变存储器(RRAM)是一种新型的非易失性存储器，其同时具有高速、低功耗、非易失性、高集成度以及与CMOS工艺兼容等优势，近年来已成为新型存储器领域的研究热点之一，甚至已经出现商业产品。
阻变存储器的单元结构是RRAM技术的核心，基于RRAM单元才能构建RRAM阵列并实现RRAM芯片。
目前主流的RRAM单元结构通常是1T1R结构，其典型结构如图1-图2所示，即由一个晶体管(T)和一个阻变单元(R)相串联，形成一个RRAM单元。其晶体管通常采用平面MOS晶体管，可由CMOS前道工艺制备；然后通过后道金属互连工艺，集成阻变叠层结构(RRAMstack)，形成兼容CMOS工艺的1T1R单元。
上述传统1T1R单元的基本工作原理如下：晶体管的栅极(Gate)施加控制信号Vg，用于控制阻变单元的选通，晶体管的漏极(Drain)连接阻变单元，阻变单元的引出端施加位信号Vbit，晶体管的源极(Source)施加源信号Vs，通过Vg、Vbit和Vs的不同时序组合实现阻变单元的各种操作，包括阻变单元初始化(Forming)、数据存储/复位(Set/Reset)以及数据读写(Read)等。
传统的1T1R单元通常面向二值存储，即只有两个稳定阻态。若要实现多值存储(即产生两个以上稳定阻态)，一般需要并联多个阻变单元(即1TnR结构)。而现有的阻变叠层结构一般是垂直叠层结构，即由上电极、阻变层和下电极组成的垂直三明治结构。若要实现1TnR的单元结构，通常需要在水平方向上并联若干阻变单元(R1、R2等)，即晶体管的漏极同时连接各阻变单元的下电极，各阻变单元的上电极(引出端)分别连接不同的位信号Vbit1、Vbit2等，其结构如图3-图4所示。然而，受限于线宽、间距等工艺规则，常规1TnR结构通常会显著增大单元面积，不利于实现高密度集成。
因此，探索可用于多值存储的阻变存储器单元，目前仍是RRAM技术领域的重点研究方向之一。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种阻变存储器单元及制备方法，基于垂直沟道晶体管和水平叠层结构的阻变单元形成2TnR形式的阻变存储器，根据不同的操作时序可同时实现二值和多值存储功能，单元面积可控，可用于实现高密度的阻变存储器阵列和芯片。
为实现上述目的，本发明的技术方案如下：
一种阻变存储器单元，包括：耦合的两个晶体管和n个阻变单元；其中
n个所述阻变单元之间以其电极依次相连，形成水平叠层结构，任意两个相邻的所述阻变单元之间共用同一个电极；
两个所述晶体管的栅极用于分别施加不同的控制信号，两个所述晶体管的源极相连，用于共同施加一个源信号；两个所述晶体管的漏极分别连接n个所述阻变单元中不相同的m个所述阻变单元的其中一端电极，n个所述阻变单元的另一端电极用于分别施加不同的位信号；其中，n和m为正整数，n＝2m，n不小于2。
进一步地，两个所述晶体管设于一半导体衬底上，所述半导体衬底表面上设有介质层，所述阻变单元设于所述介质层上，所述晶体管与所述阻变单元之间通过设于所述介质层中的金属互连层相连接。
进一步地，所述半导体衬底表面上具有一凸台结构，所述凸台结构的顶面上设有两个所述晶体管共同的源极，所述凸台结构的左右侧壁上分设有两个所述晶体管的栅极，所述凸台结构左右两侧的所述半导体衬底上分设有两个所述晶体管的漏极，所述栅极与所述半导体衬底之间设有栅介质层，两个所述晶体管的沟道共同设于所述凸台结构中，并分别形成垂直沟道结构。
进一步地，两个所述晶体管整体所占的版图面积与一个常规平面MOS晶体管的版图面积相当；其中，两个所述晶体管的源极共同所占的版图面积与所述平面MOS晶体管的栅极版图面积相当，两个所述晶体管的漏极所占的版图面积与所述平面MOS晶体管的源极和漏极共同所占的版图面积相当，两个所述晶体管的栅极与所述平面MOS晶体管的栅极两侧的侧墙位置相对应。
进一步地，所述阻变单元为按左电极、阻变层和右电极依次设置的水平三明治结构，任意两个相邻的所述阻变单元之间都以各自的左电极相连，或者都以各自的右电极相连，并形成共用电极。
进一步地，所述电极材料包括Ta、Ti、Cu、W、Pt、TaN或TiN，所述阻变层材料包括氧化钽、氧化铪或氧化钛。
一种上述的阻变存储器单元制备方法，包括以下步骤：
S1：提供一平面硅衬底，在所述硅衬底上定义两个并列的晶体管的器件区域，并在所述器件区域内的所述硅衬底表面上形成一凸台结构；
S2：在所述凸台结构的顶面上形成两个所述晶体管共同的源极，以及在所述凸台结构左右两侧的所述半导体衬底上分别形成两个所述晶体管的漏极；
S3：在所述凸台结构左右两个侧面上及所述凸台结构两侧的所述半导体衬底表面上分别形成两个所述晶体管的栅介质层；
S4：在所述凸台结构左右两侧的所述栅介质层上分别形成两个所述晶体管的侧墙式的栅极；
S5：在所述硅衬底表面上形成介质层，在所述介质层中形成金属互连层，以及在所述金属互连层上方形成n个阻变单元。
进一步地，采用标准CMOS离子注入工艺制备所述源极和漏极，采用热氧化工艺或原子层沉积工艺制备所述栅介质层，采用标准CMOS工艺的自对准侧墙工艺制备所述栅极。
进一步地，制备所述n个阻变单元的方法，具体包括以下步骤：
S51：在所述介质层上形成m个第一电极；
S52：在所述第一电极的表面上沉积阻变层材料；
S53：通过侧墙刻蚀工艺，在所述第一电极的左右侧壁上形成侧墙式的阻变层结构；
S54：沉积第二电极材料，将所述第一电极覆盖，对所述第二电极材料进行平坦化，在所述第一电极之间形成m个第二电极，由此形成n个阻变单元；其中，所述第一电极或第二电极为任意两个相邻的所述阻变单元之间共用的电极。
一种阻变存储器单元，包括：耦合的一个晶体管和两个阻变单元；其中
两个所述阻变单元之间以其电极依次相连，形成水平叠层结构，两个所述阻变单元之间共用同一个电极；
所述晶体管的栅极用于施加控制信号，源极用于施加源信号，漏极分别连接两个所述阻变单元的其中一端电极，两个所述阻变单元的另一端电极用于分别施加不同的位信号。
本发明所提出的2TnR形式的阻变存储器单元，由两个垂直沟道晶体管和n个具有水平叠层结构的阻变单元组成，其中垂直晶体管和水平阻变单元均通过侧墙工艺实现，可在有限的单元面积下，充分实现多个阻变单元的并联，通过不同的操作方式可同时实现二值和多值存储功能。同时，该单元结构的制备方法可完全兼容标准CMOS工艺和目前主流的RRAM工艺技术，非常适用于大规模阻变存储器阵列和芯片实现，在未来存算一体和神经网络芯片领域也具有非常重要的应用价值，是一种非常具有应用前景的新型阻变存储器技术。
附图说明
图1-图2是现有的一种1T1R形式的阻变存储器单元的器件结构及电路原理示意图。
图3-图4是现有的一种1TnR形式的阻变存储器单元的器件结构及电路原理示意图。
图5是本发明一较佳实施例的一种2TnR形式的阻变存储器单元结构示意图。
图6是本发明一较佳实施例的一种2T4R形式的阻变存储器单元电路原理示意图。
图7-图8是本发明一较佳实施例的一种2TnR形式的阻变存储器单元的操作方式示意图。
图9-图12是本发明一较佳实施例的一种2T晶体管的制备工艺流程图。
图13-图16是本发明一较佳实施例的一种nR阻变存储器单元的制备工艺流程图。
图17-图18是本发明一较佳实施例的一种1T2R形式的阻变存储器单元结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参考图5，图5是本发明一较佳实施例的一种2TnR形式的阻变存储器单元结构示意图。如图5所示，本发明所提出的阻变存储器单元结构，是一种2TnR形式的阻变存储器单元结构，其包含相耦合的两个晶体管T1、T2，和n个阻变单元R1、R2、…、Rn。其实际是由两个1TmR形式的阻变存储器单元结构并联组成，其中：n和m为正整数，n＝2m，且n不小于2。
具体来说，晶体管T1连接m个阻变单元，构成一个1TmR结构；晶体管T2连接另外m个阻变单元，构成另一个1TmR结构。并且，两个晶体管T1、T2的源极(Source)14、14’相连，实际形成共用源极14和14’，用于共同施加一个源信号Vs；两个晶体管T1、T2的栅极13、13’分别用于施加控制信号Vg1、Vg2；两个晶体管T1、T2的漏极(Drain1、Drain2)12、12’则分别连接阻变单元R1、R2、…、Rn中的不相同的m个阻变单元的其中一端电极，阻变单元R1、R2、…、Rn的另一端电极分别用于施加位信号Vbit_1、Vbit_2、…、Vbit_m。
上述两个晶体管T1、T2为垂直沟道晶体管，可设于一半导体衬底上，其栅极13、13’采用侧墙结构，源极14、14’和漏极12、12’为上下非对称结构，源极14、14’在上，漏极12、12’在下，通过侧墙栅极13、13’控制形成垂直导电沟道，两个晶体管T1、T2的源极14、14’共用，两个漏极12、12’可通过后道互连工艺连接阻变单元R1、R2、…、Rn。上述阻变单元R1、R2、…、Rn之间以其电极依次相连，形成水平叠层结构，任意两个相邻的阻变单元之间共用同一个电极。其中，各阻变单元两端电极中的其中一端电极分别连接至晶体管T1、T2的漏极12、12’，两端电极中的另一端电极分别连接位信号Vbit_1、Vbit_2、…、Vbit_m。
例如，两个晶体管可设于一半导体衬底10上，半导体衬底10表面上设有介质层，阻变单元设于介质层上，两个晶体管T1、T2与阻变单元之间可通过设于介质层中的通孔和金属互连线15、15’相连接。
可在半导体衬底表面上设置一凸台结构11，在凸台结构11的顶面上设置两个晶体管共同的源极14、14’，在凸台结构11的左右侧壁上分别设置两个晶体管的栅极13、13’，在凸台结构11左右两侧的半导体衬底上分别设置两个晶体管的漏极12、12’，栅极13、13’与半导体衬底10之间设有栅介质层，两个晶体管T1、T2的沟道共同设于凸台结构11中，并分别形成垂直沟道结构。
这样，两个晶体管整体所占的版图面积就可与一个常规平面MOS晶体管的版图面积相当。其中，两个晶体管的源极共同所占的版图面积与平面MOS晶体管的栅极版图面积相当，两个晶体管的漏极所占的版图面积与平面MOS晶体管的源极和漏极共同所占的版图面积相当，两个晶体管的栅极与平面MOS晶体管的栅极两侧的侧墙位置相对应。
阻变单元为按左电极16、阻变层17和右电极18依次设置的水平三明治结构，任意两个相邻的阻变单元之间都以各自的左电极相连，或者都以各自的右电极相连，并形成共用电极。
阻变单元的电极材料可包括Ta、Ti、Cu、W、Pt、TaN或TiN等CMOS工艺兼容的导电材料，阻变单元的阻变层材料可包括氧化钽、氧化铪或氧化钛等CMOS工艺兼容的介质材料。
接下来我们结合实施例详细说明一下本发明的2TnR单元的操作特点。这里为方便表述，我们以2T4R单元为具体实施例，其结构示意图如图6所示。在进行单元操作时，本发明的单元结构既可进行多次二值存储，也实现多值存储功能。具体来说，如图7所示的一种操作实施例，在一个操作周期内，当晶体管T1或T2选通时，有且只有一个位信号Vbit进行操作，即晶体管T1选通(控制信号Vg1为高电平)时，通过位信号Vbit1对阻变单元R1进行操作，通过位信号Vbit2对阻变单元R3进行操作；而当晶体管T2选通时，则分别通过位信号Vbit1和Vbit2对阻变单元R2和R4进行操作，从而依次实现4个二值存储操作。
而如图8所示的另一个操作实施例，在晶体管T1选通(控制信号Vg1为高电平)时，位信号Vbit1和Vbit2存在不同时序组合的4个状态，即阻变单元R1和R3的高低阻态可组合成4个不同的稳定阻态，而当晶体管T2选通时，阻变单元R2和R4也可组合成4个不同的稳定阻态，从而在一个操作周期内可实现多个存储状态的稳定操作，即多值存储功能。
因此，本发明的2TnR单元可根据各信号Vg1、Vg2、Vs、Vbit_1、Vbit_2、…、Vbit_m等的不同操作电压和时序，同时兼顾二值存储和多值存储功能。
接下来介绍一下本发明的上述2TnR单元的制备方法，其主要包括垂直沟道晶体管T1、T2的制备和阻变单元R1、R2、…、Rn的制备，两者之间的连接可通过标准CMOS工艺的金属互连工艺实现，在此不做赘述。
如图9-图12所示，是2TnR单元中两个垂直沟道晶体管T1、T2的大致制备流程，可包括以下步骤：
首先，提供一平面硅衬底10，在平面硅衬底10上定义两个晶体管T1、T2的器件区域，具体可采用标准CMOS工艺的光刻、刻蚀等工艺，并在器件区域内的硅衬底表面上形成一凸台结构11。
然后，可通过离子注入工艺，在晶体管T1、T2的器件区域制备晶体管T1、T2的源漏电极，包括采用标准CMOS离子注入工艺，在凸台结构11的顶面上制备两个晶体管共同的源极14、14’，以及在凸台结构11左右两侧的半导体衬底10上分别形成两个晶体管的漏极12、12’。
接下来，可采用热氧化工艺或原子层沉积(ALD)工艺，在凸台结构11左右两个侧面上及凸台结构11两侧的半导体衬底10表面上，分别制备晶体管T1、T2的栅介质层19、19’。
然后，可采用标准CMOS工艺的自对准侧墙工艺，在凸台结构11左右两侧的栅介质层19、19’上，分别制备晶体管T1、T2的侧墙式的栅极13、13’。
从晶体管T1、T2的上述制备工艺可以看出，两个垂直晶体管T1、T2的漏极所占用的版图面积，等同于一个常规CMOS平面晶体管的源极和漏极的版图面积；晶体管T1、T2的共用源极所占用的版图面积，则等同于一个平面晶体管的栅极的版图面积；晶体管T1、T2的两个侧墙栅极，可通过自对准侧墙工艺形成，不会增加版图面积，即两个垂直沟道晶体管T1、T2的版图面积其实等同于一个常规CMOS平面晶体管的版图面积，这也表明了本发明提出的2TnR结构在单元面积上的一个突出优势。
图13-图16所示是2TnR单元中的阻变单元R1、R2、…、Rn的大致制备流程，可在上述步骤之后继续包括以下步骤：
在硅衬底10表面上形成CMOS后道介质层，在CMOS后道介质层中制备通孔和金属互连层15，15’，以及在金属互连层上方的介质层20上，可采用标准CMOS工艺的淀积、光刻、刻蚀等工艺，制备m个第一电极(左电极)16。
然后，可采用PVD工艺或ALD工艺，在第一电极16的表面和侧面上沉积阻变介质层材料17’，将第一电极16完全覆盖。
接下来，通过侧墙刻蚀工艺，在m个第一电极16的两侧侧壁上形成n个侧墙阻变层17结构，其中n＝2m。
接着，沉积第二电极材料，将第一电极16覆盖，并通过CMP工艺，在第一电极16之间形成m个第二电极(右电极)18，由此形成n个阻变单元R1、R2、…、Rn。
其中，第一电极16或第二电极18为任意两个相邻的阻变单元之间共用的电极，即第一电极16可以是两个相邻的阻变单元相连接的左电极(其中一端电极)，第二电极18可以是两个相邻的阻变单元相连接的右电极(其中另一端电极)；或者，第一电极16可以是两个相邻的阻变单元相连接的右电极，第二电极18可以是两个相邻的阻变单元相连接的左电极。
从上述阻变单元的制备工艺可以看出，本发明的阻变单元R1、R2、…、Rn实际为“左电极、阻变层和右电极”的水平三明治结构。具体实施时，第一电极材料和第二电极材料可使用Ta、Ti、Cu、W、Pt、TaN、TiN等CMOS工艺兼容的导电材料，阻变层材料可使用氧化钽、氧化铪或氧化钛等CMOS工艺兼容的介质材料。
综合图9-图12和图13-图16所示的晶体管和阻变单元的制备工艺可以看出，本发明的2TnR单元的制备方法，完全兼容标准CMOS工艺技术，同时，晶体管和阻变单元的实现均采用了自对准侧墙工艺技术，保证了在有限的单元面积下实现阻变单元功能和性能的提升，充分体现了本发明的创新性和实用性。
最后介绍一种本发明的2TnR单元的一种简化结构。若只有两个阻变单元时，除了可以按照上述方式使用两个垂直晶体管形成2T2R单元外，还可进一步简化单元结构，只用一个平面晶体管形成1T2R单元，其结构示意图如图17-图18所示。其中，与图5(图6)相似，两个阻变单元R1、R2之间以其电极依次相连，形成水平叠层结构，且两个阻变单元R1、R2之间共用同一个电极。晶体管的栅极(Gate)用于施加控制信号Vg，源极(Source)用于施加源信号Vs，漏极(Drain)分别连接两个阻变单元R1、R2的其中一端电极，两个阻变单元R1、R2的另一端电极用于分别施加不同的位信号Vbit1、Vbit2。该单元结构同样可实现二值存储和多值存储功能，且平面晶体管的制备完全采用标准CMOS工艺，使得单元结构的制备工艺也大大简化。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (9)

1.一种阻变存储器单元，其特征在于，包括：耦合的两个晶体管和n个阻变单元；其中
n个所述阻变单元之间以其电极依次相连，形成水平叠层结构，任意两个相邻的所述阻变单元之间共用同一个电极；
两个所述晶体管的栅极用于分别施加不同的控制信号，两个所述晶体管的源极相连，用于共同施加一个源信号；两个所述晶体管的漏极分别连接n个所述阻变单元中不相同的m个所述阻变单元的其中一端电极，n个所述阻变单元的另一端电极用于分别施加不同的位信号；其中，n和m为正整数，n＝2m，n不小于2。
2.根据权利要求1所述的阻变存储器单元，其特征在于，两个所述晶体管设于一半导体衬底上，所述半导体衬底表面上设有介质层，所述阻变单元设于所述介质层上，所述晶体管与所述阻变单元之间通过设于所述介质层中的金属互连层相连接。
3.根据权利要求2所述的阻变存储器单元，其特征在于，所述半导体衬底表面上具有一凸台结构，所述凸台结构的顶面上设有两个所述晶体管共同的源极，所述凸台结构的左右侧壁上分设有两个所述晶体管的栅极，所述凸台结构左右两侧的所述半导体衬底上分设有两个所述晶体管的漏极，所述栅极与所述半导体衬底之间设有栅介质层，两个所述晶体管的沟道共同设于所述凸台结构中，并分别形成垂直沟道结构。
4.根据权利要求3所述的阻变存储器单元，其特征在于，两个所述晶体管整体所占的版图面积与一个常规平面MOS晶体管的版图面积相当；其中，两个所述晶体管的源极共同所占的版图面积与所述平面MOS晶体管的栅极版图面积相当，两个所述晶体管的漏极所占的版图面积与所述平面MOS晶体管的源极和漏极共同所占的版图面积相当，两个所述晶体管的栅极与所述平面MOS晶体管的栅极两侧的侧墙位置相对应。
5.根据权利要求1所述的阻变存储器单元，其特征在于，所述阻变单元为按左电极、阻变层和右电极依次设置的水平三明治结构，任意两个相邻的所述阻变单元之间都以各自的左电极相连，或者都以各自的右电极相连，并形成共用电极。
6.根据权利要求5所述的阻变存储器单元，其特征在于，所述电极材料包括Ta、Ti、Cu、W、Pt、TaN或TiN，所述阻变层材料包括氧化钽、氧化铪或氧化钛。
7.一种权利要求3所述的阻变存储器单元制备方法，其特征在于，包括以下步骤：
S1：提供一平面硅衬底，在所述硅衬底上定义两个并列的晶体管的器件区域，并在所述器件区域内的所述硅衬底表面上形成一凸台结构；
S2：在所述凸台结构的顶面上形成两个所述晶体管共同的源极，以及在所述凸台结构左右两侧的所述半导体衬底上分别形成两个所述晶体管的漏极；
S3：在所述凸台结构左右两个侧面上及所述凸台结构两侧的所述半导体衬底表面上分别形成两个所述晶体管的栅介质层；
S4：在所述凸台结构左右两侧的所述栅介质层上分别形成两个所述晶体管的侧墙式的栅极；
S5：在所述硅衬底表面上形成介质层，在所述介质层中形成金属互连层，以及在所述金属互连层上方形成n个阻变单元。
8.根据权利要求7所述的阻变存储器单元制备方法，其特征在于，采用标准CMOS离子注入工艺制备所述源极和漏极，采用热氧化工艺或原子层沉积工艺制备所述栅介质层，采用标准CMOS工艺的自对准侧墙工艺制备所述栅极。
9.根据权利要求7所述的阻变存储器单元制备方法，其特征在于，制备所述n个阻变单元的方法，具体包括以下步骤：
S51：在所述介质层上形成m个第一电极；
S52：在所述第一电极的表面上沉积阻变层材料；
S53：通过侧墙刻蚀工艺，在所述第一电极的左右侧壁上形成侧墙式的阻变层结构；
S54：沉积第二电极材料，将所述第一电极覆盖，对所述第二电极材料进行平坦化，在所述第一电极之间形成m个第二电极，由此形成n个阻变单元；其中，所述第一电极或第二电极为任意两个相邻的所述阻变单元之间共用的电极。
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