CN109411502A - 存储器电路及其形成方法 - Google Patents

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Abstract

本发明涉及一种具有共享控制器件的存储器电路，共享控制器件用于访问目标存储器件和互补存储器件以用于改善差分感测。存储器电路具有控制器件，其中，该控制器件布置在衬底内并且具有连接至电源线的第一端子、连接至字线的第二端子、和第三端子。第一存储器件具有通过第一数据存储层分离的第一上部电极与第一下部电极。第一上部电极连接至第三端子，以及第一下部电极连接至第一位线。第二存储器件具有通过第二数据存储层分离的第二上部电极与第二下部电极。第二上部电极连接至第二位线，并且第二下部电极连接至第三端子。本发明还涉及存储器电路的形成方法。

Description

存储器电路及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及存储器电路及其形成方法。
背景技术
许多现代电子器件包括配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在通电时存储数据，而非易失性存储器(NVM)在去除电源时能够存储数据。与传统的NVM器件(例如，闪存、EEPROM等)不同，用于下一代NVM技术的许多有前途的候选者使用位于集成芯片的后段制程(BEOL)内(例如，位于半导体衬底上方的金属互连层之间)的存储器单元。
发明内容
根据本发明的一方面，提供了一种存储器电路，包括：控制器件，布置在衬底内，并且具有连接至电源线的第一端子、连接至字线的第二端子、和第三端子；第一存储器件，具有通过第一数据存储层分离的第一上部电极与第一下部电极，其中，所述第一上部电极连接至所述第三端子并且所述第一下部电极连接至第一位线；以及第二存储器件，具有通过第二数据存储层分离的第二上部电极与第二下部电极，其中，所述第二上部电极连接至第二位线，并且所述第二下部电极连接至所述第三端子。
根据本发明的另一方面，提供了一种存储器电路，包括：控制器件，布置在衬底内；第一存储器件，布置在所述衬底上方的介电结构内，并且具有通过第一数据存储层分离的第一上部电极与第一下部电极；多个互连层，被所述介电结构围绕并且配置为将所述第一上部电极连接至所述控制器件，并且将所述第一下部电极连接至第一位线；以及第二存储器件，布置在所述介电结构内并具有通过第二数据存储层分离的第二上部电极与第二下部电极，其中，所述多个互连层配置为将所述第二上部电极连接至第二位线，并且将所述第二下部电极连接至所述控制器件。
根据本发明的又一方面，提供了一种形成存储器电路的方法，包括：在衬底内形成控制器件；形成第一存储器件，所述第一存储器件具有连接至第一位线的第一下部电极和连接至所述控制器件的第一上部电极；以及形成第二存储器件，所述第二存储器件具有连接至所述控制器件的第二下部电极和连接至第二位线的第二上部电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出具有共享控制器件的存储器电路的一些实施例的示意图，其中，该共享控制器件配置为提供对目标(target)存储器件和互补存储器件的访问。
图2示出具有共享控制器件的存储器电路的一些实施例的截面图，其中，该共享控制器件配置为提供对目标存储器件和互补存储器件的访问。
图3A-图3D示出所公开的存储器电路的操作的示意图的一些实施例。
图4示出具有共享晶体管的存储器阵列的一些实施例的示意图，其中，该共享晶体管用于访问目标存储器件和互补存储器件。
图5示出具有共享晶体管的集成芯片的一些实施例的截面图，其中，该共享晶体管用于访问目标RRAM器件和互补RRAM器件。
图6示出具有共享晶体管的集成芯片的一些可选实施例的截面图，其中，该共享晶体管用于访问目标RRAM器件和互补RRAM器件。
图7示出具有共享晶体管的RRAM电路的操作条件的一些实施例的表格，其中，该共享晶体管用于访问目标RRAM器件和互补RRAM器件。
图8A-图8C示出操作具有共享晶体管的RRAM电路的方法的一些实施例的流程图，其中，该共享晶体管用于访问目标RRAM器件和互补RRAM器件。
图9-图13示出形成包括存储器电路的集成芯片的方法的一些实施例的截面图，其中，存储器电路具有配置为提供对目标存储器件和互补存储器件的访问的共享控制器件。
图14-图17示出形成包括存储器电路的集成芯片的方法的一些可选实施例的截面图，其中，存储器电路具有配置为提供对目标存储器件和互补存储器件的访问的共享控制器件。
图18示出形成包括存储器电路的集成芯片的方法的一些实施例的流程图，其中，存储器电路具有配置为提供对目标存储器件和互补存储器件的访问的共享控制器件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
在许多现代存储器电路中，差分感测用于从存储器电路读取数据。差分感测允许小信号产生强大的输出状态。差分感测使用两条数据线，从而用于从存储器单元读取的每个位。第一数据线传送第一信号(例如，低信号)，而第二数据线传送互补的第二信号(例如，高信号)。通过感测放大器确定第一信号和第二信号之间的差异，并且由该差异确定“1”或“0”的数据状态。差分感测提供了许多优于单线感测(例如，相对于参考电压的感测)的优势，诸如由于对噪声更大的容限而具有更精确的读数。
然而，由于存储器单元使用目标器件和互补器件来存储数据状态，因此使用差分感测的存储器单元通常具有较大的单元尺寸。较大的单元尺寸导致存储器阵列消耗较大的硅面积，从而增加了集成芯片的整体成本。此外，在使用差分感测操作存储器阵列期间，必须将数据写入到目标器件和互补器件两者中以存储数据位，从而驱动比单端感测方案需要更多写入时间。
本发明涉及具有共享控制器件的存储器电路以及相关联的形成方法，其中，共享控制器件用于访问配置为使用差分感测进行操作的存储器阵列的目标存储器件和互补存储器件两者。在一些实施例中，存储器电路具有布置在衬底内的控制器件。控制器件具有连接至电源线(source-line，又称源极线)的第一端子、连接至字线的第二端子以及第三端子。第一存储器件布置在衬底上方，并且具有通过第一数据存储层与第一上部电极分离的第一下部电极。第一上部电极连接至第三端子，以及第一下部电极连接至第一位线。第二存储器件布置在衬底上方并且具有通过第二数据存储层与第二上部电极分离的第二下部电极。第二上部电极连接至第二位线，第二下部电极连接至第三端子。通过将第一存储器件的上部电极和第二存储器件的下部电极连接至相同的控制器件，可以使用具有相对小的占用面积的存储器单元将数据同时写入第一存储器件(例如，目标)和第二存储器件(例如，互补)这两者。
图1示出具有共享控制器件的存储器电路100的一些实施例的示意图，其中，该共享控制器件配置为提供对目标存储器件和互补存储器件的访问。
存储器电路100包括连接在共享电源线SL和并行位线BLT和BLC之间的目标存储器件102和互补存储器件104。目标存储器件102具有连接至第一端子T1的第一下部电极102a和连接至第二端子T2的第一上部电极102c。第一下部电极102a通过第一数据存储层102b与第一上部电极102c分离。互补存储器件104具有连接至第三端子T3的第二下部电极104a和连接至第四端子T4的第二上部电极104c。第二下部电极104a通过第二数据存储层104b与第二上部电极104c分离。
目标存储器件102和互补存储器件104以相对于彼此倒置(invert，翻转)的构造连接至共享电源线SL并且连接至位线BLT和BLC。例如，第一端子T1和第四端子T4通过共享控制器件106的方式连接至共享电源线SL，从而使得第一下部电极102a和第二上部电极104c连接至共享电源线SL。第二端子T2和第三端子T3分别连接至位线BLT和BLC，从而使得第一上部电极102c和第二下部电极104a可以选择性地同时连接至感测放大器108的第一输入端108a和第二输入端108b。
将目标存储器件102和互补存储器件104以倒置的构造连接至共享电源线SL以及位线BLT和BLC会导致目标存储器件102和互补存储器件的两端的极性相反的偏置电压。例如，在写入操作期间，倒置构造允许将第一电位差施加在目标存储器件102的第一下部电极102a和第一上部电极102c之间，并且允许具有与第一电位差相反的符号的第二电位差施加在互补存储器件104的第二下部电极104a和第二上部电极104c之间。相反的电位差允许使用共享控制器件106将不同的数据状态同时并行写入到目标存储器件102和互补存储器件104，从而提供具有小的尺寸和快速的写入时间的存储器电路100。
图2示出具有共享控制器件的存储器电路200的一些实施例的截面图，其中，该共享控制器件配置为提供对目标存储器件和互补存储器件的访问。
存储器电路200包括布置在衬底202内的共享控制器件204。在各个实施例中，共享控制器件204可以包括MOSFET、双极结型晶体管(BJT)、高电子迁移率晶体管(HEMT)或类似的器件。共享控制器件204具有连接至电源线SL的第一端子、连接至字线WL的第二端子以及第三端子。在一些实施例中，共享控制器件204包括MOSFET，第一端子可以包括第一源极/漏极区204a，第二端子可以包括栅极结构204g，并且第三端子可以包括第二源极/漏极区204b。在一些实施例中，共享控制器件204可以在衬底202内布置在设置在隔离区206(例如，浅沟槽隔离区)之间的存储器单元区207内。
在衬底202上方布置介电结构210。介电结构210围绕多个导电互连层208。多个导电互连层208将共享控制器件204的第三端子连接至介电结构210内的目标存储器件102并且连接至介电结构210内的互补存储器件104。在一些实施例中，目标存储器件102和互补存储器件104直接布置在存储器单元区207之上(又称为布置在存储器单元区207正上方)，由此提供具有小的占用面积的存储器单元。在各个实施例中，目标存储器件102和互补存储器件104可以包括RRAM(电阻式随机存取存储器)器件、PCRAM(相变式随机存取存储器)器件、FRAM(铁电式随机存取存储器)器件、MRAM(磁阻式随机存取存储器)器件、CBRAM(导电桥接式随机存取存储器)器件或碳纳米管(CNT)式存储器件等。
目标存储器件102包括：第一上部电极UE1，通过包括多个导电互连层208的第一导电路径的方式连接至第三端子；第一下部电极LE1，连接至第一位线BL1；以及第一数据存储层DL1，布置在第一上部电极UE1和第一下部电极LE1之间。第一位线BL1配置为选择性地连接至感测放大器108的第一输入端108a。互补存储器件104包括第二下部电极LE2，通过包括多个导电互连层的第二导电路径的方式连接至第三端子；第二上部电极UE2，连接至第二位线BL2；以及第二数据存储层DL2，布置在第二上部电极UE2和第二下部电极LE2之间。第二位线BL2配置为选择性地连接至感测放大器108的第二输入端108b。
在一些实施例中，第一导电路径和第二导电路径可以包括相同的路径212。在其他实施例中，第一导电路径可以是第二导电路径的子集。第一导电路径和第二导电路径可以包括导线(平行于衬底202的上表面延伸)和导电通孔(垂直于衬底202的上表面延伸)。
图3A-图3D示出所公开的存储器电路的操作的示意图的一些实施例。
图3A示出将高数据状态写入目标存储器件102和将低数据状态写入互补存储器件104的第一写入操作的实例的示意图300。
通过将第一非零字线电压VWL1施加至字线WL、将第一非零位线电压VBL1施加至位线BL以及将大致为零的电源线电压VSL0施加至电源线SL来实施第一写入操作。第一非零字线电压VWL1导通控制器件106以在电源线SL和目标存储器件102之间并且在电源线SL和互补存储器件104之间形成导电路径。
第一非零位线电压VBL1和大致为零的电源线电压VSL0在目标存储器件102的下部电极LE1和上部电极UE1之间形成第一电位差。第一电位差导致将高数据状态(例如，‘1’)写入到目标存储器件102。第一非零位线电压VBL1和大致为零的电源线电压VSL0还在互补存储器件104的下部电极LE2和上部电极UE2之间形成第二电位差，该第二电位差具有与第一电位差相反的符号。第二电位差导致将低数据状态(例如，‘0’)写入到互补存储器件104。
图3B示出将低数据状态写入目标存储器件102并且将高数据状态写入互补存储器件104的第二写入操作的实例的示意图302。
通过将第二非零字线电压VWL2施加至字线WL，将大致为零的位线电压VBL0施加至位线BL，并且将第一非零电源线电压VSL1施加至电源线SL来实施第二写入操作。第二非零字线电压VWL2导通控制器件106以形成电源线SL与目标存储器件102之间并且电源线SL和互补存储器件104之间形成导电路径。
大致为零的位线电压VBL0和第一非零电源线电压VSL1在目标存储器件102的下部电极LE1和上部电极UE1之间形成第一电位差。第一电位差将低数据状态(例如，‘0’)写入目标存储器件102。大致为零的位线电压VBL0和第一非零电源线VSL1电压还在互补存储器件104的下部电极LE2和上部电极UE2之间形成第二电位差，该第二电位差具有与第一电位差相反的符号。第二电位差导致将高数据状态(例如，‘1’)写入到互补存储器件104。
图3C-图3D示出从目标存储器件读取数据状态的示例性读取操作的示意图304和306。应当理解，在图3C-3D所示的读取操作中，所描述的偏置条件允许沿着位线从目标存储器件102读取数据。然而，在一些可选实施例中，可以沿着电源线从目标存储器件读取数据。在这样的实施例中，将非零偏置电压施加至电源线SL。
在一些实施例中，可以通过将第三非零字线电压VWL3施加至字线WL并将第二非零位线电压VBL2施加至位线BL来实施读取操作。第二非零字线电压VWL2导通控制器件106以在电源线SL与目标存储器件102之间形成导电路径并且在电源线SL和互补存储器件104之间形成导电路径。
如图3C的示意图304所示，如果目标存储器件102存储有高数据状态，则存储在目标存储器件102中的电荷将导致第一电流IT通过目标位线BLT的方式提供给感测放大器108的第一输入端108a，并且将导致第二电流IC<IT通过互补位线BLC的方式提供给感测放大器108的第二输入端108b。感测放大器108配置为将第一电流IT与第二电流IC进行比较，并基于该比较输出对应于高数据状态(例如，‘1’)的信号。
如图3D的示意图306所示，如果目标存储器件102存储有低数据状态，则存储在目标存储器件102中的电荷将导致第一电流IT通过目标位线BLT的方式提供给感测放大器108的第一输入端108a，并且导致第二电流IC＞IT通过互补位线BLC的方式提供给感测放大器108的第二输入端108b。感测放大器108配置为将第一电流IT与第二电流IC进行比较，并基于该比较输出对应于低数据状态(例如，‘0’)的信号。
图4示出具有共享晶体管的存储器电路400的一些实施例的示意图，其中，该共享晶体管配置为提供对目标存储器件和互补存储器件的访问。
存储器电路400包括具有多个目标存储器件404(例如，对应于目标存储器件102)和多个互补存储器件406(例如，对应于互补存储器件104)的存储器阵列402。目标存储器件404和互补存储器件406布置为存储器阵列402中的多行和/或多列。一行内的目标存储器件404和互补存储器件406可操作地连接至字线WL1-WLm。一列内的目标存储器件404可操作地连接至位线BL1-BLn和电源线SL1-SLn，而一列内的互补存储器件406可操作地连接至互补位线BL1C-BLnC和电源线SL1-SLn。
存取晶体管408连接至目标存储器件404和互补存储器件406。在一些实施例中，目标存储器件404具有将上部电极连接至位线BL1-BLn的第一端子404a和将下部电极连接至存取晶体管408的第一端子的第二端子404b。互补存储器件406还具有将下部电极连接至互补位线BL1C-BLnC的第一端子406a和将上部电极连接至存取晶体管408的第一端子的第二端子406b。存取晶体管408还具有连接至字线WL1-WLm的栅极和连接至电源线SL1-SLn的源极。
存储器阵列402连接至支持电路，该支持电路配置为从目标存储器件404和互补存储器件406读取数据和/或将数据写入到目标存储器件404和互补存储器件406。在一些实施例中，支持电路包括字线解码器410、位线解码器412、包括一个或多个感测放大器的感测电路414以及控制单元416。字线解码器410配置为基于从控制单元416接收的地址ADDR选择性地将信号(例如，电流和/或电压)施加至字线WL1-WL2中的一条，并且位线解码器412配置为基于从控制单元416接收的地址ADDR选择性地将信号施加至多条位线BL1-BL2中的一条。通过将信号选择性地施加至字线WL1-WL2、位线BL1-BL2，支持电路能够对如上所述选择的目标存储器件404和/或互补存储器件404实施形成、设置、重置和读取操作。
图5-图6示出具有连接至共享存取晶体管(例如，对应于204)的目标RRAM器件(例如，对应于102)及互补RRAM器件(例如，对应于104)的存储器电路的一些实施例的截面图。应当理解，图5-图6中所示的RRAM电路500和600是具有共享存取晶体管的RRAM电路的非限制性实例，并且在其他实施例中，RRAM电路可以在具有共享存取晶体管的同时具有不同的架构。
图5示出具有共享晶体管的RRAM电路500的一些实施例的截面图，其中，该共享晶体管用于访问目标RRAM器件和互补RRAM器件。
RRAM电路500包括设置在衬底202内的存取晶体管503。在一些实施例中，可以在阱区502内布置存取晶体管503。存取晶体管503包括源极区504s、通过沟道区505与源极区504s分离的漏极区504d以及布置在沟道区505上方的栅极结构506。栅极结构506包括通过栅极介电层508与沟道区505分离的栅电极510。
在衬底202上方布置第一层间介电(ILD)结构512。在一些实施例中，第一ILD结构512可以包括一个或多个堆叠的介电层(例如，氧化物层、低k介电层和/或超低k介电层)。可以通过蚀刻停止层(未示出)将一个或多个堆叠的介电层彼此分离。第一ILD结构512围绕多个第一互连层514(例如，接触件、导线和通孔层)。在一些实施例中，多个第一互连层514可以包括铜、钨和/或铝。多个第一互连层514配置为将源极区504s连接至电源线SL，并且将栅电极510连接至字线WL。在一些实施例中，可以在第二金属线层上布置电源线SL，并且可以在第一金属线层上布置字线WL。
在第一ILD结构512上方的第二ILD结构518内布置目标RRAM器件516。目标RRAM器件516包括下部电极516b，具有可变电阻的数据存储结构516c以及上部电极516e。在一些实施例中，目标RRAM器件516还可以包括围绕下部电极516b的底部的下部绝缘层516a、位于数据存储结构516c和上部电极516e之间的覆盖层516d、位于上部电极516a的相对侧上的侧壁间隔件516f、位于上部电极516e上方的掩模层516g和/或位于掩模层516g上方的上部绝缘层516h。下部电极516b通过多个第一互连层514中的一个或多个连接至目标位线BLT。在一些实施例中，可以在第三金属线层上布置目标位线BLT。在目标RRAM器件516上方设置第二ILD结构518，并且在第二ILD结构518内设置多个第二互连层520。多个第二互连层520配置为通过多个第一互连层514的方式将目标RRAM器件516的上部电极516e连接至漏极区504d。
在一些实施例中，下部电极516b和上部电极516e可以包括诸如钽(Ta)和/或钛(Ti)的金属。在一些实施例中，数据存储结构516c可以包括诸如氧化钛铝、氧化钽铪、氧化镧锆或其他合适材料的高k介电材料。在一些实施例中，覆盖层516d可以包括金属(例如，诸如钛(Ti)、铪(Hf)、铂(Pt)、铝(Al))或金属氧化物(例如，诸如氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锗(GeO)、氧化铯(CeO))或其他合适的材料。在一些实施例中，掩模层516g可以包括氮氧化硅(SiON)硬掩模层、二氧化硅(SiO2)硬掩模层、PE-SiN硬掩模或其他合适的材料。
在第二ILD结构518上方的第三ILD结构524内布置互补RRAM器件522。互补RRAM器件522包括下部电极522b、布置在下部电极522b上方的数据存储结构522c以及布置在数据存储结构522c上方的上部电极522e。在一些实施例中，互补RRAM器件522还可以包括围绕下部电极522b的底部的下部绝缘层522a、布置在数据存储结构522c和上部电极522e之间的覆盖层522d、设置在上部电极522e的相对侧上的侧壁间隔件522f、设置在上部电极522e上方的掩模层522g和/或布置在掩模层522g上方的上部绝缘层522h。
多个第二互连层520配置为通过多个第一互连层514的方式将互补RRAM器件522的下部电极522b连接至漏极区504d。在一些实施例中，多个第二互连层520可以包括在上部电极516e和下部电极522b之间延伸的金属线。在互补RRAM器件522上方布置第三ILD结构524。第三ILD结构524围绕多个第三互连层526，其中，该多个第三互连层526配置为将上部电极522e连接至互补位线BLC。在一些实施例中，第三ILD结构524可以包括通过蚀刻停止层与第二ILD结构518分离的ILD层(例如，具有单个介电材料)。在一些实施例中，可以在第五金属线层上布置互补位线BLC。
在相对于衬底202的不同的高度处布置目标RRAM器件516和互补RRAM器件522。例如，目标RRAM器件516的最底表面比互补RRAM器件522的最底表面更靠近衬底202。在一些实施例中，可以在目标RRAM器件516之上直接布置互补RRAM器件522。在一些实施例中，可以在存取晶体管503之上直接布置互补RRAM器件522。在一些实施例中，互补RRAM器件522和目标RRAM器件516可以相对于彼此横向偏移，但是仍然布置在衬底202内的隔离区206之间的存储器单元区之上。在不同的垂直位置上具有目标RRAM器件516和互补RRAM器件522允许存储器单元实现小的占用面积。
图6示出具有共享晶体管的RRAM电路600的一些可选实施例的截面图，其中，该共享晶体管用于访问目标RRAM单元和互补RRAM单元。
RRAM电路600包括布置在衬底202内并具有源极区504s、漏极区504d和栅极结构506的存取晶体管503。在衬底202上方布置第一ILD结构602。在一些实施例中，第一ILD结构602围绕多个第一互连层604。多个第一互连层604配置为将源极区504s连接至电源线SL，并且将栅电极510连接至字线WL。
第二ILD结构614位于第一ILD结构602上方并围绕目标RRAM器件608、互补RRAM器件610和多个第二互连层616。平行于衬底202的顶面延伸的水平面延伸穿过目标RRAM器件608和互补RRAM器件610。在一些实施例中，第二ILD结构614可以包括通过蚀刻停止层与第一ILD结构602分离的ILD层(例如，具有单个介电材料)。
目标RRAM器件608包括下部电极608a，具有可变电阻的数据存储结构608b和布置在数据存储结构608b上方的上部电极608d。在一些实施例中，目标RRAM器件608还可以包括布置在数据存储结构608b和上部电极608d之间的覆盖层608c、设置在上部电极608d的相对侧上的侧壁间隔件608e和/或设置在上部电极608d上方的掩模层608f。下部电极608a通过多个第一互连层604连接至目标位线BLT。上部电极608d通过多个第一互连层604和多个第二互连层616连接至漏极区504d。
互补RRAM器件610包括下部电极610a、布置在下部电极610a上方的数据存储结构610b以及布置在数据存储结构610b上方的上部电极610d。在一些实施例中，互补RRAM器件610还可以包括布置在数据存储结构610b和上部电极610d之间的覆盖层610c、设置在上部电极610d的相对侧上的侧壁间隔件610e、和/或设置在上部电极610d上方的掩模层610f。在一些实施例中，目标RRAM器件608和互补RRAM器件610布置在下部绝缘层606上方并被上部绝缘层612覆盖。下部电极610a通过多个第一互连层604的方式连接至漏极区504d。上部电极610d通过多个第二互连层616的方式连接至互补位线BLC。
应当理解，虽然RRAM电路500和600描述为在特定位置处具有互补RRAM器件和目标RRAM器件，但是在其他实施例中，可以切换互补RRAM器件和目标RRAM器件的位置。例如，在一些实施例中，目标RRAM器件可以位于互补RRAM器件之上。
图7示出具有共享晶体管的RRAM电路的操作条件的一些实施例的表格700，其中，该共享晶体管用于访问目标RRAM器件和互补RRAM器件。表格700包括：第一列702，描述将目标RRAM器件设置为高数据状态(例如，对应于逻辑‘1’)以及将互补RRAM器件重置为低数据状态(例如对应于逻辑‘0’)的示例性偏置条件；第二列704，描述将目标RRAM器件重置为低数据状态并将互补RRAM器件设置为高数据状态的示例性偏置条件；以及第三列706，描述为从目标RRAM器件读取数据的示例性偏置条件。
图8A-图8C示出操作具有共享晶体管的RRAM电路的方法的一些实施例的流程图，其中，该共享晶体管用于访问目标存储器件和互补存储器件。应当理解，在一些非限制性实施例中，操作RRAM电路的方法可以应用于图5-图6的RRAM电路500和/或600。
图8A示出将高数据状态写入包括存储器电路内的RRAM存储器单元的方法800的流程图，其中，存储器电路具有配置为提供对目标存储器件和互补存储器件的访问的共享控制器件。表格700的列702示出与方法800的操作802-806相对应的偏置条件的一些实例。
在步骤802处，将非零字线电压施加至存取晶体管的栅极，其中，存取晶体管的第一源极/漏极端子连接至目标器件的下部电极和互补器件的上部电极。
在步骤804处，将非零位线电压同时施加至目标器件的上部电极和互补器件的下部电极。
在步骤806处，将大致为零的电源线电压施加至存取晶体管的第二源极/漏极端子。大致为零的电源线电压导致目标器件的下部电极保持在低电压电位，其将目标器件驱动至高数据状态。大致为零的电源线电压还导致互补器件的上部电极保持在低电压电位，其将互补器件驱动至低数据状态。
图8B示出将低数据状态写入存储器电路的目标存储器件的方法808的一些实施例的流程图，该存储器电路具有用于访问目标存储器件和互补存储器件的共享控制器件。表格700的列704示出与方法808的操作810-814相对应的偏置条件的一些实例。
在步骤810处，将非零字线电压施加至存取晶体管的栅极，其中，存取晶体管的第一源极/漏极端子连接至目标器件的下部电极和互补器件的上部电极。
在步骤812处，将大致为零的位线电压同时施加至目标器件的上部电极和互补器件的下部电极。
在步骤814处，将非零电源线电压施加至存取晶体管的第二源极/漏极端子。非零电源线电压导致目标器件的下部电极保持在高电压电位，其将目标器件驱动至低数据状态。非零电源线电压还导致互补器件的上部电极保持在高电压电位，其将互补器件驱动至高数据状态。
图8C示出从存储器电路的目标存储器件读取数据状态的方法816的一些实施例的流程图，该存储器电路具有用于访问目标存储器件和互补存储器件的共享控制器件。表格700的列706示出与方法816的操作818-822相对应的偏置条件的一些实例。
在步骤818处，将非零字线电压施加至存取晶体管的栅极，其中，存取晶体管的第一源极/漏极端子连接至目标器件的下部电极和互补器件的上部电极。
在步骤820处，将非零位线电压同时施加至目标器件的上部电极和互补器件的下部电极。
在步骤822处，将大致为零的电源线电压施加至存取晶体管的第二源极/漏极端子。
图9-图13示出形成集成芯片的方法的一些实施例的截面图900-1300，其中，集成芯片包括具有用于访问目标器件和互补器件的共享晶体管的存储器电路。虽然根据方法描述了图9-图13，但是应该理解，图9-图13所公开的结构不限于这种方法，而是可以独立于该方法的结构。
如图9的截面图900所示，在衬底202内形成控制器件902。在一些实施例中，控制器件902可以包括晶体管器件。例如，在各个实施例中，控制器件902可以包括MOSFET、双极结型晶体管(BJT)、高电子迁移率晶体管(HEMT)或类似的器件。在各个实施例中，衬底202可以是诸如半导体晶圆和/或晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、SiGe、SOI等)，以及与之相关联的任何其他类型的半导体和/或外延层。
在一些实施例中，控制器件902可以包括通过在衬底202上方沉积栅极介电膜和栅电极膜而形成的晶体管。后续图案化栅极介电膜和栅电极膜以形成栅极介电层508和栅电极510。后续可以注入衬底以在衬底202内的栅极结构506的相对侧上形成源极区504s和漏极区504d。
如图10的截面图1000所示，在衬底202上方的第一ILD结构512内形成多个第一互连层514。多个第一互连层514将源极区连接至电源线SL，并且将栅极结构506连接至字线WL。多个第一互连层514可以通过以下方法形成：在衬底上方重复沉积ILD层，选择性地蚀刻ILD层(例如氧化物、低k电介质或超低k电介质)以在ILD层内限定通孔和/或沟槽，在通孔和/或沟槽内形成导电材料(例如，铜、铝等)以填充开口，并且实施平坦化工艺(例如，化学机械平坦化工艺)。
如图11的截面图1100所示，在第一ILD结构512上方形成第一存储器件1102。第一存储器件1102包括通过第一数据存储层1102b的方式分离的第一上部电极1102c与第一下部电极1102a。在各个实施例中，第一存储器件1102可以包括RRAM器件、PCRAM器件、MRAM器件、DRAM器件、CBRAM器件或CNT器件等。第一下部电极1102a连接至多个第一互连层514内的第一位线BL1。
在一些实施例中，可以通过以下步骤来形成第一存储器件1102：在第一ILD结构512上方沉积下部电极膜，在下部电极膜上方形成数据存储元件以及在数据存储元件上方形成上部电极膜。在一些实施例中，下部电极膜和上部电极膜可以包括通过沉积技术(例如，物理汽相沉积(PVD)、化学汽相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)的方式形成的导电材料，并且数据存储元件可以包括通过沉积技术的方式形成的介电材料。例如，下部电极膜和上部电极膜可以包括具有钛(Ti)和/或钽(Ta)的金属或金属合金，而数据存储元件可以包括高k介电材料(例如，氧化铪)。对上部电极膜实施一个或多个图案化工艺以限定第一上部电极1102c，对数据存储元件实施一个或多个图案化工艺限定第一数据存储层1102b以及对下部电极膜实施一个或多个图案化工艺以限定第一下部电极1102a。在一些实施例中，一个或多个图案化工艺可以使用具有包括氟物质(例如，CF4、CHF3、C4F8等)的蚀刻化学剂的干蚀刻剂或包括氢氟酸(HF)的湿蚀刻。
如图12的截面图1200所示，在第一存储器件1102上方形成第二ILD结构518。可以通过一个或多个沉积工艺(例如，PVD、CVD、PE-CVD等)形成第二ILD结构518。在第二ILD结构518内形成多个第二互连层520。多个第二互连层520通过多个第一互连层514的方式将第一上部电极1102c连接至漏极区504d。在一些实施例中，可以通过以下步骤来形成多个第二互连层520：选择性地蚀刻第二ILD结构518以在第二ILD结构518内形成开口；然后在开口内沉积导电材料(例如，铜和/或铝)。
如图13的截面图1300所示，在第二ILD结构518上方形成第二存储器件1302。第二存储器件1302包括通过第二数据存储层1302b的方式分离的第二上部电极1302c与第二下部电极1302a。第二下部电极1302a可以通过多个第一互连层514和多个第二互连层520的方式连接至漏极区504d。在一些实施例中，可以通过与用于形成第一存储器件1102的工艺类似的工艺来形成第二存储器件1302。
在第二存储器件1302上方形成第三ILD结构524，并且后续在第三ILD结构524内形成多个第三互连层526。第二上部电极1302c连接至多个第三互连层526内的第二位线BL2。
图14-图17示出形成集成芯片的方法的一些可选实施例的截面图1400-1700，集成芯片包括具有用于访问目标器件和互补器件的共享晶体管的存储器电路。虽然根据方法描述了图14-图17，但是应该理解，图14-图17所公开的结构不限于这种方法，而是可以独立于该方法的结构。
如图14的截面图1400所示，在衬底202内形成控制器件902。在各个实施例中，控制器件902可以包括诸如MOSFET、BJT、HEMT或类似器件的晶体管器件。
如图15的截面图1500所示，在衬底202上方的第一ILD结构602内形成多个第一互连层604。多个第一互连层604配置为将控制器件902的源极区504s连接至电源线SL，并且将控制器件902的栅电极508连接至字线WL。
如图16的截面图1600所示，在第一ILD结构602上方形成第一存储器件1602和第二存储器件1604。第一存储器件1602包括通过第一数据存储层1602b的方式分离的第一上部电极1602c与第一下部电极1602a。第二存储器件1604包括通过第二数据存储层1604b的方式分离的第二上部电极1604c与第二下部电极1604a。多个第一互连层604配置为将第一下部电极1602a连接至第一位线BL1并且将第二下部电极连接至控制器件902的漏极区。
如图17的截面图1700所示，在第一存储器件1602和第二存储器件1604上方形成第二ILD结构614。可以通过沉积工艺(例如，PVD、CVD、PE-CVD等)形成第二ILD结构614以覆盖第一存储器件1602和第二存储器件1604。在第二ILD结构614内形成多个第二互连层616。多个第二互连层616配置为将第一上部电极1602c连接至控制器件902的漏极区，并且还将第二上部电极1604c连接至第二位线BL2。
图18示出形成包括具有多层数据存储结构的RRAM器件的集成芯片的方法1800的一些实施例的流程图。
虽然方法1800在下文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文描述和示出之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个单独的步骤和/或阶段中执行本文所述步骤的一个或多个。
在步骤1802处，在衬底内形成控制器件。控制器件包括第一端子、第二端子和第三端子。在一些实施例中，第一端子可以包括源极区，第二端子可以包括栅极结构，并且第三端子可以包括漏极区。图9示出对应于步骤1802的一些实施例的截面图900。图14示出对应于步骤1802的一些实施例的截面图1400。
在步骤1804处，在衬底上方的第一ILD结构内形成多个第一互连层。多个第一互连层将第一端子连接至电源线并将第二端子连接至字线。图10示出对应于步骤1804的一些实施例的截面图1000。图15示出对应于步骤1804的一些可选实施例的截面图1500。
在步骤1806处，形成第一存储器件。第一存储器件具有通过包括多个第一互连层的第一导电路径的方式连接至第一位线的第一下部电极和连接至第三端子的第一上部电极。图12示出对应于步骤1806的一些实施例的截面图1200。图16示出对应于步骤1806的一些实施例的截面图1600。
在步骤1808处，形成第二存储器元件。第二存储器件具有通过包括多个第一互连层的第二导电路径的方式连接至第三端子的第二下部电极和连接至第二位线的第二上部电极。图13示出对应于步骤1808的一些实施例的截面图1300。图16-图17示出对应于步骤1808的一些实施例的截面图1600-1700。
因此，各个实施例中的本发明涉及具有共享控制器件的存储器电路，该共享控制器件用于访问配置为使用差分感测进行操作的存储器阵列的目标存储器件和互补存储器件两者。
在一些实施例中，本发明涉及一种存储器电路。该存储器电路包括控制器件，布置在衬底内并具有连接至电源线的第一端子、连接至字线的第二端子和第三端子；第一存储器件，具有通过第一数据存储层分离的第一上部电极与第一下部电极，第一上部电极连接至第三端子，并且第一下部电极连接至第一位线；以及第二存储器件，具有通过第二数据存储层分离的第二上部电极与第二下部电极，第二上部电极连接至第二位线，并且第二下部电极连接至第三端子。在一些实施例中，控制器件包括晶体管器件，具有连接至电源线的源极区、连接至字线的栅极结构以及连接至第一上部电极和第二下部电极的漏极区。在一些实施例中，第一存储器件和第二存储器件是电阻式随机存取存储(RRAM)器件。在一些实施例中，电路还包括第一层间介电(ILD)结构，位于第一存储器件和衬底之间；第二ILD结构，位于第一ILD结构上方并围绕第一存储器件；以及第三ILD结构，位于第二ILD结构上方并围绕第二存储器件。在一些实施例中，电路还包括布置在第一ILD结构内的多个第一互连层和布置在第二ILD结构内的多个第二互连层，多个第二互连层包括在第一上部电极和第二下部电极之间延伸并且通过多个第一互连层的方式连接至第二端子的金属线。在一些实施例中，直接在第一存储器件上方布置第二存储器件。在一些实施例中，通过蚀刻停止层将第二ILD结构与第三ILD结构分离。在一些实施例中，第一存储器件的最底表面比第二存储器件的最底表面更靠近衬底。在一些实施例中，平行于衬底的上表面延伸的水平面延伸穿过第一存储器件和第二存储器件。在一些实施例中，第一位线选择性地配置为连接至感测放大器的第一输入端，同时将第二位线连接至感测放大器的第二输入端。在一些实施例中，第一存储器件配置为同时存储与第二存储器件不同的数据状态。
在实施例中，所述控制器件包括晶体管器件，其中，所述晶体管器件具有连接至所述电源线的源极区、连接至所述字线的栅极结构以及连接至所述第一上部电极和所述第二下部电极的漏极区。
在实施例中，所述第一存储器件和所述第二存储器件是电阻式随机存取存储(RRAM)器件。
在实施例中，存储器电路还包括：第一层间介电(ILD)结构，位于所述第一存储器件和所述衬底之间；第二层间介电结构，位于所述第一层间介电结构上方并且围绕所述第一存储器件；以及第三层间介电结构，位于所述第二层间介电结构上方并且围绕所述第二存储器件。
在实施例中，存储器电路还包括：多个第一互连层，布置在所述第一层间介电结构内，以及多个第二互连层，布置在所述第二层间介电结构内，其中，所述多个第二互连层包括在所述第一上部电极和所述第二下部电极之间延伸并且通过多个第一互连层连接至所述第三端子的金属线。
在实施例中，在所述第一存储器件正上方布置所述第二存储器件。
在实施例中，所述第二层间介电结构通过蚀刻停止层与所述第三层间介电结构分离。
在实施例中，所述第一存储器件的最底表面比所述第二存储器件的最底表面更靠近所述衬底。
在实施例中，平行于所述衬底的上表面延伸的水平面延伸穿过所述第一存储器件和所述第二存储器件。
在实施例中，所述第一位线选择性地配置为连接至感测放大器的第一输入端，同时所述第二位线连接至所述感测放大器的第二输入端。
在实施例中，所述第一存储器件配置为同时存储与所述第二存储器件不同的数据状态。
在其他实施例中，本发明涉及一种存储器电路。存储器电路包括控制器件，布置在衬底内；第一存储器件，布置在衬底上方的介电结构内，并具有通过第一数据存储层分离的第一上部电极与第一下部电极；多个互连层，被介电结构围绕并且配置为将第一上部电极连接至控制器件，并且将第一下部电极连接至第一位线；以及第二存储器件，布置在介电结构内并且具有通过第二数据存储层分离的第二上部电极与第二下部电极，多个互连层配置为将第二上部电极连接至第二位线，并且将第二下部电极连接至控制器件。在一些实施例中，多个互连层包括在第一上部电极和第二下部电极之间连续延伸的导电路径。在一些实施例中，导电路径包括导线和导电通孔。在一些实施例中，控制器件具有连接至电源线的第一端子、连接至字线的第二端子以及连接至第一上部电极和第二下部电极的第三端子。在一些实施例中，电路还包括位于衬底上方的第一层间介电(ILD)结构；位于第一ILD结构上方并围绕第一存储器件的第二ILD结构；以及位于第二ILD结构上方并围绕第二存储器件的第三ILD结构。在一些实施例中，在由衬底内的一个或多个隔离区围绕的存储器单元区内布置控制器件；并且在存储单元区上方直接布置第一存储器件和第二存储器件。
在实施例中，所述多个互连层包括在所述第一上部电极与所述第二下部电极之间连续延伸的导电路径。
在实施例中，所述导电路径包括导线和导电通孔。
在实施例中，所述控制器件具有连接至电源线的第一端子、连接至字线的第二端子和连接至所述第一上部电极和所述第二下部电极的第三端子。
在实施例中，存储器电路还包括：第一层间介电(ILD)结构，位于所述衬底上方；第二层间介电结构，位于所述第一层间介电结构上方并且围绕所述第一存储器件；以及第三层间介电结构，位于所述第二层间介电结构上方并且围绕所述第二存储器件。
在实施例中，所述控制器件布置在由所述衬底内的一个或多个隔离区所围绕的存储器单元区内；以及其中，在所述存储器单元区正上方布置所述第一存储器件和所述第二存储器件。
在其他实施例中，本发明涉及一种形成存储器电路的方法。该方法包括在衬底内形成控制器件；形成具有连接至第一位线的第一下部电极和连接至控制器件的第一上部电极的第一存储器件；以及形成具有连接至控制器件的第二下部电极和连接至第二位线的第二上部电极的第二存储器件。在一些实施例中，第一存储器件的最底表面比第二存储器件的最底表面更靠近衬底。在一些实施例中，平行于衬底的上表面延伸的水平面延伸穿过第一存储器件和第二存储器件。
在实施例中，所述第一存储器件的最底表面比所述第二存储器件的最底表面更靠近所述衬底。
在实施例中，平行于所述衬底的上表面延伸的水平面延伸穿过所述第一存储器件和所述第二存储器件。
在其他实施例中，本发明涉及一种形成存储器电路的方法。该方法包括在衬底内形成控制器件；在衬底上方形成第一ILD结构，第一ILD结构包括多个第一互连层；在第一ILD结构上方形成第一存储器件，第一存储器件具有通过包括多个第一互连层的第一导电路径的方式连接至第一位线的第一下部电极和连接至控制器件的第一上部电极；以及在第一ILD结构上方形成第二存储器件，第二存储器件具有通过包括多个第一互连层的第二导电路径的方式连接至控制器件的第二下部电极，以及连接至第二位线的第二上部电极。在一些实施例中，该方法还包括形成围绕第一存储器件和多个第二互连层的第二ILD结构，多个第二互连层通过多个第一互连层的方式将第一上部电极连接至控制器件。在一些实施例中，多个第二互连层包括在第一存储器件和第二存储器件之间延伸的金属线。在一些实施例中，第二ILD结构还围绕第二存储器件并且将第二上部电极连接至第二位线。在一些实施例中，该方法还包括在第二存储器件上方形成围绕多个第三互连层的第三ILD结构，多个第三互连层将第二上部电极连接至第二位线。在一些实施例中，该方法还包括在形成第二存储器件的同时形成第一存储器件，第一存储器件和第二存储器件彼此横向相邻。在一些实施例中，该方法还包括在形成第二存储器件之前形成第一存储器件，第一存储器件的最底表面比第二存储器件的最底表面更靠近衬底。
在其他实施例中，本发明涉及一种形成存储器电路的方法。该方法包括在衬底内形成存取晶体管，其中，该存取晶体管具有源极区、漏极区和栅极结构；在衬底上方形成第一ILD结构；在第一ILD结构上方形成第一存储器件，第一存储器件具有通过第一数据存储层分离的第一上部电极与第一下部电极；在第一ILD结构上方形成第二存储器件，第二存储器件具有通过第二数据存储层分离的第二上部电极与第二下部电极；并且第一上部电极和第二下部电极连接至漏极区。在一些实施例中，该方法还包括在第一ILD结构内形成多个第一互连层；以及在第一ILD结构上方的第二ILD结构内形成多个第二互连层，多个第一互连层和多个第二互连层将第一上部电极连接至漏极区。在一些实施例中，第二ILD结构围绕第一存储器件。在一些实施例中，第二下部电极通过包括多个第一互连层的导电路径的方式连接至漏极区。在一些实施例中，该方法还包括形成围绕第二存储器件的第三ILD结构，多个第一互连层和多个第二互连层将第二下部电极连接至漏极区。在一些实施例中，该方法还包括在形成第二存储器件的同时形成第一存储器件。在一些实施例中，该方法还包括在形成第二存储器件之前形成第一存储器件。
在其他实施例中，本发明涉及一种存储器电路。该存储器电路包括存取晶体管，布置在衬底内并且具有连接至电源线的第一端子、连接至字线的第二端子和第三端子；第一存储器件，具有通过第一数据存储层分离的第一上部电极与第一下部电极，第一下部电极配置为选择性地连接至感测放大器的第一输入端子，并且第一上部电极连接至第三端子；以及第二存储器件，具有通过第二数据存储层分离的第二上部电极与第二下部电极，第二下部电极连接至第三端子，并且第二上部电极配置为选择性地连接至感测放大器的第二输入端子，同时第一下部电极连接至感测放大器的第一输入端子。在一些实施例中，第一存储器件和第二存储器件是RRAM(电阻式随机存取存储器)器件、PCRAM(相变式随机存取存储器)器件、FRAM(铁电式随机存取存储器)器件、MRAM(磁阻式随机存取存储器)器件、CBRAM(导电桥接式随机存取存储器)器件或碳纳米管(CNT)式存储器件。在一些实施例中，在衬底上方的介电结构内布置第一存储器件和第二存储器件。在一些实施例中，存取晶体管包括对应于第一端子的源极区，对应于第二端子的栅极结构以及对应于第三端子的漏极区。在一些实施例中，第二存储器件通过平行于衬底的上表面延伸的互连线与第一存储器件垂直分离。在一些实施例中，第二存储器件和第一存储器件垂直地位于存取晶体管上方。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器电路，包括：
控制器件，布置在衬底内，并且具有连接至电源线的第一端子、连接至字线的第二端子、和第三端子；
第一存储器件，具有通过第一数据存储层分离的第一上部电极与第一下部电极，其中，所述第一上部电极连接至所述第三端子并且所述第一下部电极连接至第一位线；以及
第二存储器件，具有通过第二数据存储层分离的第二上部电极与第二下部电极，其中，所述第二上部电极连接至第二位线，并且所述第二下部电极连接至所述第三端子。
2.根据权利要求1所述的存储器电路，其中，所述控制器件包括晶体管器件，其中，所述晶体管器件具有连接至所述电源线的源极区、连接至所述字线的栅极结构以及连接至所述第一上部电极和所述第二下部电极的漏极区。
3.根据权利要求1所述的存储器电路，其中，所述第一存储器件和所述第二存储器件是电阻式随机存取存储(RRAM)器件。
4.根据权利要求1所述的存储器电路，还包括：
第一层间介电(ILD)结构，位于所述第一存储器件和所述衬底之间；
第二层间介电结构，位于所述第一层间介电结构上方并且围绕所述第一存储器件；以及
第三层间介电结构，位于所述第二层间介电结构上方并且围绕所述第二存储器件。
5.根据权利要求4所述的存储器电路，还包括：
多个第一互连层，布置在所述第一层间介电结构内，以及多个第二互连层，布置在所述第二层间介电结构内，其中，所述多个第二互连层包括在所述第一上部电极和所述第二下部电极之间延伸并且通过多个第一互连层连接至所述第三端子的金属线。
6.根据权利要求4所述的存储器电路，其中，在所述第一存储器件正上方布置所述第二存储器件。
7.根据权利要求4所述的存储器电路，其中，所述第二层间介电结构通过蚀刻停止层与所述第三层间介电结构分离。
8.根据权利要求1所述的存储器电路，其中，所述第一存储器件的最底表面比所述第二存储器件的最底表面更靠近所述衬底。
9.一种存储器电路，包括：
控制器件，布置在衬底内；
第一存储器件，布置在所述衬底上方的介电结构内，并且具有通过第一数据存储层分离的第一上部电极与第一下部电极；
多个互连层，被所述介电结构围绕并且配置为将所述第一上部电极连接至所述控制器件，并且将所述第一下部电极连接至第一位线；以及
第二存储器件，布置在所述介电结构内并具有通过第二数据存储层分离的第二上部电极与第二下部电极，其中，所述多个互连层配置为将所述第二上部电极连接至第二位线，并且将所述第二下部电极连接至所述控制器件。
10.一种形成存储器电路的方法，包括：
在衬底内形成控制器件；
形成第一存储器件，所述第一存储器件具有连接至第一位线的第一下部电极和连接至所述控制器件的第一上部电极；以及
形成第二存储器件，所述第二存储器件具有连接至所述控制器件的第二下部电极和连接至第二位线的第二上部电极。
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