KR20190018995A - 차동 감지에 대한 셀 스케일링 - Google Patents

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KR20190018995A
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춘-양 차이
쿠오-칭 황
통-첸 옹
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는 개선된 차동 감지를 위해 타겟 및 상보형 메모리 디바이스에 액세스하기 위한 공유 제어 디바이스를 갖는 메모리 회로에 관한 것이다. 메모리 회로는 기판 내에 배치되고 소스 라인에 연결된 제1 단자, 워드 라인에 연결된 제2 단자, 및 제3 단자를 가지는 제어 디바이스를 갖는다. 제1 메모리 디바이스는 제1 데이터 저장층에 의해 제1 상부 전극으로부터 분리된 제1 하부 전극을 갖는다. 제1 상부 전극은 제3 단자에 연결되고 제1 하부 전극은 제1 비트 라인에 연결된다. 제2 메모리 디바이스는 제2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 갖는다. 제2 상부 전극은 제2 비트 라인에 연결되고 제2 하부 전극은 제3 단자에 연결된다.

Description

차동 감지에 대한 셀 스케일링{CELL SCALING FOR DIFFERENTIAL SENSING}
많은 현대의 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수도 있다. 휘발성 메모리는 전원이 공급되면 데이터를 저장하는 반면에, 비휘발성 메모리(non-volatile memory; NVM)는 전원이 제거되면 데이터를 저장할 수 있다.
종래의 NVM 디바이스(예를 들어, 플래시, EEPROM 등)와는 달리, 차세대 NVM 기술에 대한 많은 유망한 후보자들은 집적 칩의 BEOL(back-end-of-the-line) 내에 위치되는(예를 들어, 반도체 기판 위에 놓이는 금속 상호접속 층 사이에 위치되는) 메모리 셀을 사용한다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 타겟 및 상보형 메모리 디바이스에 대한 액세스를 제공하도록 구성된 공유 제어 디바이스를 갖는 메모리 회로의 일부 실시형태의 개략도를 도시한다.
도 2는 타겟 및 상보형 메모리 디바이스에 대한 액세스를 제공하도록 구성된 공유 제어 디바이스를 갖는 메모리 회로의 일부 실시형태의 단면도를 도시한다.
도 3a 내지 도 3d는 개시된 메모리 회로의 동작을 나타내는 개략도의 일부 실시형태를 도시한다.
도 4는 타겟 및 상보형 메모리 디바이스에 액세스하기 위한 공유 트랜지스터를 갖는 메모리 어레이의 일부 실시형태의 개략도를 도시한다.
도 5는 타겟 및 상보형 RRAM 디바이스에 액세스하기 위한 공유 트랜지스터를 갖는 집적 칩의 일부 실시형태의 단면도를 도시한다.
도 6은 타겟 및 상보형 RRAM 디바이스에 액세스하기 위한 공유 트랜지스터를 갖는 집적 칩의 일부 대안적인 실시형태의 단면도를 도시한다.
도 7은 타겟 및 상보형 RRAM 디바이스에 액세스하기 위한 공유 트랜지스터를 갖는 RRAM 회로의 동작 조건의 일부 실시형태를 나타내는 표를 도시한다.
도 8a 내지 8c는 타겟 및 상보형 RRAM 디바이스에 액세스하기 위한 공유 트랜지스터를 갖는 RRAM 회로를 동작시키는 방법의 일부 실시형태의 흐름도를 도시한다.
도 9 내지 도 13은 타겟 및 상보형 메모리 디바이스에 대한 액세스를 제공하도록 구성된 공유 제어 디바이스를 갖는 메모리 회로를 포함하는 집적 칩을 형성하는 방법의 일부 실시형태의 단면도를 도시한다.
도 14 내지 도 17은 타겟 및 상보형 메모리 디바이스에 대한 액세스를 제공하도록 구성된 공유 제어 디바이스를 갖는 메모리 회로를 포함하는 집적 칩을 형성하는 방법의 일부 대안적인 실시형태의 단면도를 도시한다.
도 18은 타겟 및 상보형 메모리 디바이스에 대한 액세스를 제공하도록 구성된 공유 제어 디바이스를 갖는 메모리 회로를 포함하는 집적 칩을 형성하는 방법의 일부 실시형태의 흐름도를 도시한다.
다음의 개시는 제공된 청구 대상물의 상이한 피처(feature)를 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 배열의 특정예가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 논의하기 위해 설명의 편의상 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
현대의 많은 메모리 회로에서, 차동 감지(differential sensing)는 메모리 회로에서 데이터를 판독하는데 사용된다. 차동 감지는 작은 신호가 강력한 출력 상태를 생성하게 한다. 차동 감지는 메모리 셀로부터 판독된 각각의 비트에 대해 2 개의 데이터 라인을 사용한다. 제1 데이터 라인은 제1 신호(예를 들어, 로우 신호)를 전송하고, 제2 데이터 라인은 상보형 제2 신호(예를 들어, 하이 신호)를 전송한다. 제1 및 제2 신호의 차이는 감지 증폭기에 의해 결정되며, 그 차이로부터 “1” 또는 “0”의 데이터 상태가 결정된다. 차동 감지는 잡음에 대한 더 큰 허용 오차로 인해 단일 라인 감지(예를 들어, 기준 전압에 대한 감지)에 비해, 보다 정확한 판독과 같은 많은 이점을 제공한다.
그러나, 차동 감지를 사용하는 메모리 셀은, 일반적으로 메모리 셀이 데이터 상태를 저장하기 위해 타겟 디바이스와 상보형 디바이스 둘다를 사용하므로, 더 큰 셀 크기를 갖는다. 셀 크기가 클수록 메모리 어레이는 더 큰 실리콘 영역을 소비하게 되어, 집적 칩의 전체 비용을 증가시킨다. 또한, 차동 감지를 사용하는 메모리 어레이의 동작 동안에, 데이터는 데이터 비트를 저장하기 위해 타겟 디바이스 및 상보형 디바이스 모두에 기록되어야 하므로, 단일 종단(ended) 감지 방식보다 더 많은 기록 시간을 구동해야 한다.
본 개시는 차동 감지를 사용하여 동작하도록 구성된 메모리 어레이의 타겟 및 상보형 메모리 디바이스 모두에 대한 액세스를 위한 공유 제어 디바이스를 갖는 메모리 회로, 및 그와 연관된 형성 방법에 관한 것이다. 일부 실시형태에서, 메모리 회로는 기판 내에 배치된 제어 디바이스를 갖는다. 제어 디바이스는 소스 라인에 연결된 제1 단자, 워드 라인에 연결된 제2 단자, 및 제3 단자를 갖는다. 제1 메모리 디바이스는 기판 위에 배치되고, 제1 데이터 저장층에 의해 제1 상부 전극으로부터 분리된 제1 하부 전극을 갖는다. 제1 상부 전극은 제3 단자에 연결되고 제1 하부 전극은 제1 비트 라인에 연결된다. 제2 메모리 디바이스는 기판 위에 배치되고, 제 2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 갖는다. 제2 상부 전극은 제2 비트 라인에 연결되고, 제2 하부 전극은 제3 단자에 연결된다. 제1 메모리 디바이스의 상부 전극과 제2 메모리 디바이스의 하부 전극을 동일한 제어 디바이스에 접속함으로써, 데이터는 상대적으로 작은 풋프린트를 갖는 메모리 셀을 사용하여 제1 (예를 들어, 타겟) 및 제2 (예를 들어, 상보형) 메모리 디바이스 모두에 동시에 기록될 수 있다.
도 1은 타겟 및 상보형 메모리 디바이스 모두에 대한 액세스를 제공하도록 구성된 공유 제어 디바이스를 갖는 메모리 회로(100)의 일부 실시형태의 개략도를 도시한다.
메모리 회로(100)는, 타겟 메모리 디바이스(102) 및 공유 소스 라인(SL)과 병렬 비트 라인들(BLT 및 BLC) 사이에 연결된 상보형 메모리 디바이스(104)를 포함한다. 타겟 메모리 디바이스(102)는 제1 단자(T1)에 연결된 제1 하부 전극(102a) 및 제2 단자(T2)에 연결된 제1 상부 전극(102c)을 갖는다. 제1 하부 전극(102a)은 제1 데이터 저장층(102b)을 통해 제1 상부 전극(102c)으로부터 분리된다. 상보형 메모리 디바이스(104)는 제3 단자(T3)에 연결된 제2 하부 전극(104a) 및 제4 단자(T4)에 연결된 제2 상부 전극(104c)을 갖는다. 제2 하부 전극(104a)은 제2 데이터 저장층(104b)을 통해 제2 상부 전극(104c)으로부터 분리된다.
타겟 메모리 디바이스(102) 및 상보형 메모리 디바이스(104)는 서로에 대하여 반전된 구성으로, 공유 소스 라인(SL) 및 비트 라인(BLT 및 BLC)에 연결된다. 예를 들어, 제1 단자(T1) 및 제4 단자(T4)는 공유 제어 디바이스(106)를 통해 공유 소스 라인(SL)에 연결되므로, 제1 하부 전극(102a) 및 제2 상부 전극(104c)은 공유 소스 라인(SL)에 연결된다. 제2 단자(T2) 및 제3 단자(T3)는 각각 비트 라인들(BLT 및 BLC)에 연결되므로, 제1 상부 전극(102c) 및 제2 하부 전극(104a)은 감지 증폭기(108)의 제1 입력(108a) 및 제2 입력(108b)에 선택적으로 연결될 수도 있다.
반전된 구성에서, 타겟 메모리 디바이스(102) 및 상보형 메모리 디바이스(104)를 공유된 소스 라인(SL) 및 비트 라인(BLT 및 BLC)에 연결하면 타겟 메모리 디바이스(102) 및 상보형 메모리 디바이스(104)에 걸쳐 반대 극성의 바이어스 전압을 야기한다. 예를 들어, 기록 동작 동안에, 반전된 구성은, 타겟 메모리 디바이스(102)의 제1 하부 전극(102a)과 제1 상부 전극(102c) 사이에 제1 전위차가 인가되게 하고, 상보형 메모리 디바이스(104)의 제2 하부 전극(104a)과 제2 상부 전극(104c) 사이에 상기 제1 전위차와 반대 부호(sign)을 가진 제2 전위차가 인가되게 한다. 반대의 전위차는 공유 제어 디바이스(106)를 사용하여 타겟 메모리 디바이스(102) 및 상보형 메모리 디바이스(104)에 동시에 병렬로 기록되는 상이한 데이터 상태를 허용하여, 메모리 회로(100)에 작은 크기 및 빠른 기록 시간을 제공한다.
도 2는 타겟 및 상보형 메모리 디바이스 모두에 대한 액세스를 제공하도록 구성된 공유 제어 디바이스를 갖는 메모리 회로(200)의 일부 실시형태의 단면도를 도시한다.
메모리 회로(200)는 기판(202) 내에 배치된 공유 제어 디바이스(204)를 포함한다. 다양한 실시형태에서, 공유 제어 디바이스(204)는 MOSFET, 바이폴라 접합 트랜지스터(BJT), 고전자 이동성 트랜지스터(high electron mobility transistor; HEMT), 또는 이와 유사한 디바이스를 포함할 수도 있다. 공유 제어 디바이스(204)는 소스 라인(SL)에 연결된 제1 단자, 워드 라인(WL)에 연결된 제2 단자, 및 제3 단자를 갖는다. 공유 제어 디바이스(204)가 MOSFET을 포함하는 일부 실시형태에서, 제1 단자는 제1 소스/드레인 영역(204a)을 포함할 수도 있고, 제2 단자는 게이트 구조물(204g)를 포함할 수도 있고, 제3 단자는 제2 소스/드레인 영역(204b)을 포함할 수도 있다. 일부 실시형태에서, 공유 제어 디바이스(204)는 기판(202) 내의 격리 영역들(206)(예를 들어, 얕은 트렌치 격리 영역들) 사이에 배치된 메모리 셀 영역(207) 내에 배치될 수도 있다.
유전체 구조물(210)은 기판(202) 위에 배치된다. 복수의 도전성 상호접속 층(208)은 유전체 구조물(210)에 의해 둘러싸여 있다. 복수의 도전성 상호접속 층(208)은 공유 제어 디바이스(204)의 제3 단자를 유전체 구조물(210) 내의 타겟 메모리 디바이스(102)에 그리고 상보형 메모리 디바이스(104)에 연결한다. 일부 실시형태에서, 타겟 메모리 디바이스(102) 및 상보형 메모리 디바이스(104)는 메모리 셀 영역(207) 바로 위에 배치되어, 메모리 셀에 작은 풋프린트를 제공한다. 다양한 실시형태에서, 타겟 메모리 디바이스(102) 및 상보형 메모리 디바이스(104)는, RRAM(resistive random access memory) 디바이스, PCRAM(phase change random access memory) 디바이스, FRAM(ferroelectric random access memory) 디바이스, MRAM(magneto-resistive random access memory) 디바이스, CBRAM(conductive bridging random access memory) 디바이스, 또는 카본 나노-튜브(carbon nano-tube; CNT) 메모리 디바이스 등을 포함할 수도 있다.
타겟 메모리 디바이스(102)는, 복수의 도전성 상호접속 층(208)을 포함하는 제1 도전성 경로를 통해 제3 단자에 연결된 제1 상부 전극(UE1), 제1 비트 라인(BL1)에 연결된 제1 하부 전극(LE1), 및 상기 제1 상부 전극(UE1)과 제1 하부 전극(LE1) 사이에 배치된 제1 데이터 저장층(DL1)을 포함한다. 제1 비트 라인(BL1)은 감지 증폭기(108)의 제1 입력(108a)에 선택적으로 연결되도록 구성된다. 상보형 메모리 디바이스(104)는 복수의 도전성 상호접속 층을 포함하는 제2 도전성 경로를 통해 제3 단자에 결합된 제2 하부 전극(LE2), 제2 비트 라인(BL2)에 연결된 제2 상부 전극(UE1), 및 제2 상부 전극(UE2)과 제2 하부 전극(LE2) 사이에 배치된 제2 데이터 저장층(DL2)을 포함한다. 제2 비트 라인(BL2)은 감지 증폭기(108)의 제2 입력(108b)에 선택적으로 연결되도록 구성된다.
일부 실시형태에서, 제1 도전성 경로 및 제2 도전성 경로는 동일한 경로 (212)를 포함할 수도 있다. 다른 실시형태에서, 제1 도전성 경로는 제2 도전성 경로의 서브세트일 수도 있다. 제1 및 제2 도전성 경로는 도전성 와이어[기판(202)의 상부 표면에 평행하게 연장됨) 및 도전성 비아[기판(202)의 상부 표면에 수직으로 연장됨]를 포함할 수도 있다.
도 3a 내지 도 3d는 개시된 메모리 회로의 동작을 나타내는 개략도의 일부 실시형태를 도시한다.
도 3a는 높은 데이터 상태를 타겟 메모리 디바이스(102)에 기록하고 낮은 데이터 상태를 상보형 메모리 디바이스(104)에 기록하기 위한 제1 기록 동작의 일례에 대한 개략도(300)를 도시한다.
제1 기록 동작은 제1 논-제로 워드 라인 전압(VWL1)을 워드 라인(WL)에 인가하고, 제1 논-제로 비트 라인 전압(VBL1)을 비트 라인(BL)에 인가하고, 실질적으로 제로 소스 라인 전압(VSL0)을 소스 라인(SL)에 인가함으로써 수행된다. 제1 논-제로 워드 라인 전압(VWL1)은 제어 디바이스(106)를 턴온하여 소스 라인(SL)과 타겟 메모리 디바이스(102) 사이에 그리고 소스 라인(SL)과 상보형 메모리 디바이스(104) 사이에 도전성 경로를 형성한다.
제1 논-제로 비트 라인 전압(VBL1) 및 실질적으로 제로 소스 라인 전압(VSL0)은 타겟 메모리 디바이스(102)의 하부 전극(LE1)과 상부 전극(UE1) 사이에 제1 전위차를 형성한다. 제1 전위차는 높은 데이터 상태(예를 들어, ‘1’)가 타겟 메모리 디바이스(102)에 기록되게 한다. 제1 논-제로 비트 라인 전압(VBL1) 및 실질적으로 제로 소스 라인 전압(VSL0)은 또한 상보형 메모리 디바이스(104)의 하부 전극(LE2)과 상부 전극(UE2) 사이에 제2 전위차를 형성하며, 이러한 제2 전위차는 제1 전위차에 대향하는 부호를 가진다. 제2 전위차는 낮은 데이터 상태(예를 들어, ‘0’)가 상보형 메모리 디바이스(104)에 기록되게 한다.
도 3b는 로우 데이터 상태를 타겟 메모리 디바이스(102)에 기록하고 하이 데이터 상태를 상보형 메모리 디바이스(104)에 기록하는 제2 기록 동작의 일례에 대한 개략도(302)를 도시한다.
제2 기록 동작은 제2 논-제로 워드 라인 전압(VWL2)을 워드 라인(WL)에 인가하고, 실질적으로 제로 비트 라인 전압(VBL0)을 비트 라인(BL)에 인가하고, 제1 논-제로 소스 라인 전압(VSL1)을 소스 라인(SL)에 인가함으로써 수행된다. 제2 논-제로 워드 라인 전압(VWL2)은 제어 디바이스(106)를 턴온하여 소스 라인(SL)과 타겟 메모리 디바이스(102) 사이에 그리고 소스 라인(SL)과 상보형 메모리 디바이스(104) 사이에 도전성 경로를 형성한다.
실질적으로 제로 비트 라인 전압(VBL0) 및 제1 논-제로 소스 라인 전압(VSL1)은 타겟 메모리 디바이스(102)의 하부 전극(LE1)과 상부 전극(UE1) 사이에 상이한 제1 전위를 형성한다. 제1 전위차는 낮은 데이터 상태(예를 들어, ‘0’)를 타겟 메모리 디바이스(102)에 기록한다. 실질적으로 제로 비트 라인 전압(VBL0) 및 제1 논-제로 소스 라인(VSL1) 전압은 또한 상보형 메모리 디바이스(104)의 하부 전극(LE2)과 상부 전극(UE2) 사이에 상이한 제2 전위를 형성하며, 이러한 제2 전위차는 제1 전위차와 반대 부호를 갖는다. 제2 전위차는 높은 데이터 상태(예컨대, ‘1’)가 상보형 메모리 장치(104)에 기록되게 한다.
도 3c 및 3d는 타겟 메모리 디바이스로부터 데이터 상태를 판독하기 위한 예시적인 판독 동작의 개략도(304 및 306)를 도시한다. 도 3c 및 도 3d에 도시된 판독 동작에서, 기술된 바이어스 조건은 데이터가 비트 라인을 따라 타겟 메모리 디바이스(102)로부터 판독되게 한다는 것을 알 수 있다. 그러나, 일부 대안적인 실시형태에서, 데이터는 소스 라인을 따라 타겟 메모리 디바이스로부터 판독될 수도 있다. 이러한 실시형태에서, 논-제로 바이어스 전압이 소스 라인(SL)에 인가된다.
일부 실시형태에서, 판독 동작은 제3의 논-제로 워드 라인 전압(VWL3)을 워드 라인(WL)에 인가하고 제2의 논-제로 비트 라인 전압(VBL2)을 비트 라인(BL)에 인가함으로써 수행될 수도 있다. 제2 논-제로 워드 라인 전압(VWL2)은 제어 디바이스(106)를 턴온하여 소스 라인(SL)과 타겟 메모리 디바이스(102) 사이에 그리고 소스 라인(SL)과 상보형 메모리 디바이스(104) 사이에 도전성 경로를 형성한다.
도 3c의 개략도(304)에 도시된 바와 같이, 타겟 메모리 디바이스(102)가 하이 데이터 상태를 저장하고 있으면, 타겟 메모리 디바이스(102)에 저장된 전하는, 제1 전류(IT)가 타겟 비트 라인(BLT)을 통해 감지 증폭기(108)의 제1 입력(108a)에 제공되게 하고, 제2 전류(IC < IT)가 상보형 비트 라인(BLC)을 통해 감지 증폭기(108)의 제2 입력(108b)에 제공되게 한다. 감지 증폭기(108)는 제1 전류(IT)를 제2 전류(IC)와 비교하고 상기 비교에 기초하여 높은 데이터 상태(예컨대, ‘1’)에 대응하는 신호를 출력하도록 구성된다.
도 3d의 개략도(306)에 도시된 바와 같이, 타겟 메모리 디바이스(102)가 로우 데이터 상태를 저장하고 있으면, 타겟 메모리 디바이스(102)에 저장된 전하는, 제1 전류(IT)가 타겟 비트 라인(BLT)을 통해 감지 증폭기(108)의 제1 입력(108a)에 제공되게 하고, 제2 전류(IC > IT)가 상보형 비트 라인(BLC)을 통해 감지 증폭기(108)의 제2 입력(108b)에 제공되게 한다. 감지 증폭기(108)는 제1 전류(IT)를 제2 전류(IC)와 비교하고 상기 비교에 기초하여 낮은 데이터 상태(예컨대, ‘0’)에 대응하는 신호를 출력하도록 구성된다.
도 4는 타겟 및 상보형 메모리 디바이스에 대한 액세스를 제공하도록 구성된 공유 트랜지스터를 갖는 메모리 회로(400)의 일부 실시형태의 개략도를 도시한다.
메모리 회로(400)는 (예를 들어, 타겟 메모리 디바이스(102)에 대응하는) 복수의 타겟 메모리 디바이스(404) 및 (예를 들어, 상보형 메모리 디바이스(104)에 대응하는) 복수의 상보형 메모리 디바이스(406)를 갖는 메모리 어레이(402)를 포함한다. 타겟 메모리 디바이스들(404) 및 상보형 메모리 디바이스들(406)은 행(row) 및/또는 열(column)로 메모리 어레이(402) 내에 배치된다. 행 내의 타겟 메모리 디바이스(404) 및 상보형 메모리 디바이스(406)는 워드 라인(WL1-WLm)에 동작 가능하게 연결된다. 열 내의 타겟 메모리 디바이스(404)는 비트 라인(BL1-BLn) 및 소스 라인(SL1-SLn)에 동작 가능하게 연결되는 반면에, 열 내의 상보형 메모리 디바이스(406)는 상보형 비트 라인(BL1C-BLnC) 및 소스 라인 (SL1-SLn)에 동작 가능하게 연결된다.
액세스 트랜지스터(408)는 타겟 메모리 디바이스(404) 및 상보형 메모리 디바이스(406)에 연결된다. 일부 실시형태에서, 타겟 메모리 디바이스(404)는 상부 전극을 비트 라인(BL1-BLn)에 연결하는 제1 단자(404a) 및 하부 전극을 액세스 트랜지스터(408)의 제1 단자에 연결하는 제2 단자(404b)를 갖는다. 상보형 메모리 디바이스(406)는 또한 하부 전극을 상보형 비트 라인(BL1C-BLnC)에 연결하는 제1 단자(406a) 및 상부 전극을 액세스 트랜지스터(408)의 제1 단자에 연결하는 제2 단자(406b)를 갖는다. 액세스 트랜지스터(408)는 워드 라인(WL1-WLm)에 연결된 게이트 및 소스 라인(SL1-SLn)에 연결된 소스를 더 갖는다.
메모리 어레이(402)는 타겟 메모리 디바이스(404) 및 상보형 메모리 디바이스(406)로부터 데이터를 판독하고 및/또는 타겟 메모리 디바이스(404) 및 상보형 메모리 디바이스(406)에 데이터를 기록하도록 구성된 지원 회로에 연결된다. 일부 실시형태에서, 지원 회로는 워드 라인 디코더(410), 비트 라인 디코더(412), 하나 이상의 감지 증폭기를 포함하는 감지 회로(414), 및 제어 유닛(416)을 포함한다. 워드 라인 디코더(410)는 워드 라인들(WL1-WL2) 중 하나에 선택적으로 신호(예를 들어, 전류 및/또는 전압)를 인가하도록 구성되고, 제어 유닛(416)으로부터 수신된 어드레스(ADDR)에 기초하여 복수의 비트 라인(BL1-BL2) 중 하나에 선택적으로 신호를 인가하도록 구성된다. 워드 라인들(WL1-WL2), 비트 라인들(BL1-BL2)에 신호들을 선택적으로 인가함으로써, 지원 회로는 전술한 바와 같이 타겟 메모리 디바이스들(404) 및/또는 상보형 메모리 디바이스들(406) 중 선택된 하나에 대하여 형성, 설정, 리셋, 및 판독 동작을 수행할 수 있다.
도 5 내지 도 6은 공유 액세스 트랜지스터(예를 들어, 204에 대응)에 연결된 타겟 RRAM 디바이스(예를 들어, 102에 대응) 및 상보형 RRAM 디바이스(예를 들어, 104에 대응)를 갖는 메모리 회로의 일부 실시형태의 단면도를 도시한다. 도 5 및 도 6에 도시된 RRAM 회로들(500 및 600)은 공유 액세스 트랜지스터를 갖는 RRAM 회로의 비제한적인 예이며, 다른 실시형태에서는 RRAM 회로가 공유 액세스 트랜지스터를 여전히 가지면서 다른 아키텍처를 가질 수도 있음을 알 수 있다.
도 5는 타겟 및 상보형 RRAM 디바이스에 액세스하기 위한 공유 트랜지스터를 갖는 RRAM 회로(500)의 일부 실시형태의 단면도를 도시한다.
RRAM 회로(500)는 기판(202) 내에 배치된 액세스 트랜지스터(503)를 포함한다. 일부 실시형태에서, 액세스 트랜지스터(503)는 웰 영역(502) 내에 배치될 수도 있다. 액세스 트랜지스터(503)는 소스 영역(504s), 채널 영역(505)에 의해 소스 영역(504s)으로부터 분리된 드레인 영역(504d), 및 채널 영역(505) 위에 배치된 게이트 구조물(506)을 포함한다. 게이트 구조물(506)은 게이트 유전체 층(508)에 의해 채널 영역(505)으로부터 분리된 게이트 전극(510)을 포함한다.
제1 ILD(inter-level dielectric) 구조물(512)은 기판(202) 위에 배치된다. 일부 실시형태에서, 제1 ILD 구조물(512)은 하나 이상의 적층된 유전체 층(예를 들어, 산화물 층, 로우-k 유전체 층 및/또는 울트라 로우-k 유전체 층)을 포함할 수도 있다. 하나 이상의 적층된 유전체 층은 에칭 정지 층(도시하지 않음)에 의해 서로 분리될 수도 있다. 제1의 복수의 상호접속 층(514)(예를 들어, 콘택트, 와이어, 및 비아 층)은 제1 ILD 구조물(512)에 의해 둘러싸여 있다. 일부 실시형태에서, 제1의 복수의 상호접속 층(514)은 구리, 텅스텐, 및/또는 알루미늄을 포함할 수도 있다. 제1의 복수의 상호접속 층(514)은 소스 영역(504s)을 소스 라인(SL)에 연결하고 게이트 전극(510)을 워드 라인(WL)에 연결하도록 구성된다. 일부 실시형태에서, 소스 라인(SL)은 제2 금속 와이어 층 상에 배치될 수도 있고, 워드 라인(WL)은 제1 금속 와이어 층 상에 배치될 수도 있다.
타겟 RRAM 디바이스(516)는 제1 ILD 구조물(512) 위의 제2 ILD 구조물(518) 내에 배치된다. 타겟 RRAM 디바이스(516)는 하부 전극(516b), 가변 저항을 갖는 데이터 저장 구조물(516c), 및 상부 전극(516e)을 포함한다. 일부 실시형태에서, 타겟 RRAM 디바이스(516)는 하부 전극(516b)의 바닥 부분을 둘러싸는 하부 절연층(516a), 데이터 저장 구조물(516c)과 상부 전극(516e) 사이의 캐핑층(516d), 상부 전극(516e)의 대향 측부에 배치된 측벽 스페이서(516f), 상부 전극(516e) 위의 마스킹 층(516g), 및/또는 마스킹 층(516g) 위의 상부 절연층(516h)을 더 포함할 수도 있다. 하부 전극(516b)은 제1의 복수의 상호접속 층(514) 중 하나 이상에 의해 타겟 비트 라인(BLT)에 연결된다. 일부 실시형태에서, 타겟 비트 라인(BLT)은 제3 금속 와이어 층 상에 배치될 수도 있다. 제2 ILD 구조물(518)은 타겟 RRAM 디바이스(516) 위에 배치되고, 제2의 복수의 상호접속 층(520)이 제2 ILD 구조물(518) 내에 배치된다. 제2의 복수의 상호접속 층(520)은 제1의 복수의 상호접속 층(514)을 통해 타겟 RRAM 디바이스(516)의 상부 전극(516e)을 드레인 영역(504d)에 연결하도록 구성된다.
일부 실시형태에서, 하부 전극(516b) 및 상부 전극(516e)은 탄탈륨(Ta) 및/또는 티타늄(Ti)과 같은 금속을 포함할 수도 있다. 일부 실시형태에서, 데이터 저장 구조물(516c)은, 티타늄 알루미늄 산화물, 하프늄 탄탈륨 산화물, 지르코늄 란타늄 산화물, 또는 다른 적절한 재료와 같은 하이-k 유전체 재료를 포함할 수도 있다. 일부 실시형태에서, 캐핑층(516d)은 금속[예를 들어, 티타늄(Ti), 하프늄(Hf), 백금(Pt), 알루미늄(Al) 등] 또는 금속 산화물[예를 들어, 티타늄 산화물(TiO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 게르마늄 산화물(GeO), 세슘 산화물(CeO) 등], 또는 다른 적절한 재료를 포함할 수도 있다. 일부 실시형태에서, 마스킹 층(516g)은, 실리콘 산질화물(SiON) 하드 마스크 층, 실리콘 이산화물(SiO2) 하드 마스크 층, PE-SiN 하드 마스크, 또는 다른 적절한 재료를 포함할 수도 있다.
상보형 RRAM 디바이스(522)는 제2 ILD 구조물(518) 위의 제3 ILD 구조물(524) 내에 배치된다. 상보형 RRAM 디바이스(522)는, 하부 전극(522b), 하부 전극(522b) 위에 배치된 데이터 저장 구조물(522c), 및 데이터 저장 구조물(522c) 위에 배치된 상부 전극(522e)을 포함한다. 일부 실시형태에서, 상보형 RRAM 디바이스(522)는 또한, 하부 전극(522b)의 바닥 부분을 둘러싸는 하부 절연층(522a), 데이터 저장 구조물(522c)과 상부 전극(522e) 사이에 배치된 캐핑층(522d), 상부 전극(522e)의 대향 측부에 배치된 측벽 스페이서(522f), 상부 전극(522e) 위에 배치된 마스킹 층(522g) 및/또는 마스킹 층(522g) 위에 배치될 수 있는 상부 절연층(522h)을 포할할 수도 있다..
제2의 복수의 상호접속 층(520)은 상보형 RRAM 디바이스(522)의 하부 전극(522b)을 제1의 복수의 상호접속 층(514)을 통해 드레인 영역(504d)에 연결하도록 구성된다. 일부 실시형태에서, 제2의 복수의 상호접속 층(520)은 상부 전극(516e)과 하부 전극(522b) 사이에 연장되는 금속 와이어를 포함할 수도 있다. 제3 ILD 구조물(524)은 상보형 RRAM 디바이스(522) 위에 배치된다. 제3 ILD 구조물(524)은 상보형 비트 라인(BLC)의 상부 전극(522e)에 연결하도록 구성된 제3의 복수의 상호접속 층(526)을 둘러싸고 있다. 일부 실시형태에서, 제3 ILD 구조물(524)은 에칭 정지 층에 의해 제2 ILD 구조물(518)로부터 분리된 ILD 층(예를 들어, 단일 유전체 재료를 가짐)을 포함할 수도 있다. 일부 실시형태에서, 상보형 비트 라인(BLC)은 제5 금속 와이어 층 상에 배치될 수도 있다.
타겟 RRAM 디바이스(516) 및 상보형 RRAM 디바이스(522)는 기판(202)에 대하여 상이한 높이에 배치된다. 예를 들어, 타겟 RRAM 디바이스(516)는, 상보형 RRAM 디바이스(522)의 최하부(bottommost) 표면보다 기판(202)에 더 가까운 최하부 표면을 갖는다. 일부 실시형태에서, 상보형 RRAM 디바이스(522)는 타겟 RRAM 디바이스(516) 바로 위에 배치될 수도 있다. 일부 실시형태에서, 상보형 RRAM 디바이스(522)는 액세스 트랜지스터(503) 바로 위에 배치될 수도 있다. 일부 실시형태에서, 상보형 RRAM 디바이스(522) 및 타겟 RRAM 디바이스(516)는 서로 측방으로 오프셋될 수도 있지만, 기판(202) 내의 격리 영역(206) 사이의 메모리 셀 영역 위에 배치될 수도 있다. 타겟 RRAM 장치(516) 및 상보형 RRAM 디바이스(522)를 상이한 수직 위치에 두면 메모리 셀이 작은 풋프린트를 달성할 수 있게 된다.
도 6은 타겟 및 상보형 RRAM 셀에 액세스하기 위한 공유 트랜지스터를 갖는 RRAM 회로(600)의 일부 대안적인 실시형태의 단면도를 도시한다.
RRAM 회로(600)는, 기판(202) 내에 배치되며 소스 영역(504s), 드레인 영역(504d), 및 게이트 구조물(506)을 갖는 액세스 트랜지스터(503)를 포함한다. 제1 ILD 구조물(602)은 기판(202) 위에 배치된다. 일부 실시형태에서, 제1의 복수의 상호접속 층(604)은 제1 ILD 구조물(602)로 둘러싸여 있다. 제1의 복수의 상호접속 층(604)은 소스 영역(504s)을 소스 라인(SL)에 연결하고 게이트 전극(510)을 워드 라인(WL)에 연결하도록 구성된다.
제2 ILD 구조물(614)은 제1 ILD 구조물(602) 위에 있으며 타겟 RRAM 디바이스(608), 상보형 RRAM 디바이스(610), 및 제2의 복수의 상호접속 층(616)을 둘러싸고 있다. 기판(202)의 상부 표면에 평행하게 연장되는 수평면은 타겟 RRAM 디바이스(608) 및 상보형 RRAM 디바이스(610)를 통해 연장된다. 일부 실시형태에서, 제2 ILD 구조물(614)은 에칭 정지 층에 의해 제1 ILD 구조물(602)로부터 분리된 ILD 층(예를 들어, 단일 유전체 재료를 가짐)을 포함할 수도 있다.
타겟 RRAM 디바이스(608)는 하부 전극(608a), 가변 저항을 갖는 데이터 저장 구조물(608b), 및 데이터 저장 구조물(608b) 위에 배치된 상부 전극(608d)을 포함한다. 일부 실시형태에서, 타겟 RRAM 디바이스(608)는, 데이터 저장 구조물(608b)과 상부 전극(608d) 사이에 배치된 캐핑층(608c), 상부 전극(608d)의 대향 측부에 배치된 측벽 스페이서(608e) 및/또는 상부 전극(608d) 위에 배치된 마스킹 층(608f)을 더 포함할 수도 있다. 하부 전극(608a)은 제1의 복수의 상호접속 층(604)을 통해 타겟 비트 라인(BLT)에 연결된다. 상부 전극(608d)은 제1의 복수의 상호접속 층(604) 및 제2의 복수의 상호접속 층(616)을 통해 드레인 영역(504d)에 연결된다.
상보형 RRAM 디바이스(610)는 하부 전극(610a), 하부 전극(610a) 위에 배치된 데이터 저장 구조물(610b), 및 데이터 저장 구조물(610b) 위에 배치된 상부 전극(610d)을 포함한다. 일부 실시형태에서, 상보형 RRAM 디바이스(610)는 데이터 저장 구조물(610b)과 상부 전극(610d) 사이에 배치된 캐핑층(610c), 상부 전극(610d)의 대향 측부에 배치된 측벽 스페이서(610e), 및/또는 상부 전극(601d) 위에 배치된 마스킹 층(601f)을 더 포함할 수도 있다. 일부 실시형태에서, 타겟 RRAM 디바이스(608) 및 상보형 RRAM 디바이스(610)는 하부 절연층(606) 위에 배치되고, 상부 절연층(612)에 의해 덮힌다. 하부 전극(608a)은 제1의 복수의 상호접속 층(604)을 통해 드레인 영역(504d)에 연결된다. 상부 전극(608d)은 제2의 복수의 상호접속 층(616)을 통해 상보형 비트 라인(BLC)에 연결된다.
RRAM 회로들(500 및 600)이 어떤 위치들에서 상보형 및 타겟 RRAM 디바이스를 갖는 것으로 설명되지만, 다른 실시형태에 있어서, 상보형 및 타겟 RRAM 디바이스의 위치가 전환될 수도 있음을 알 수 있다. 예를 들어, 일부 실시형태에서, 타겟 RRAM 디바이스는 상보형 RRAM 디바이스 위에 있을 수도 있다.
도 7은 타겟 및 상보형 RRAM 디바이스에 액세스하기 위한 공유 트랜지스터를 갖는 RRAM 회로의 동작 조건의 일부 실시형태를 나타내는 표(700)을 도시한다. 표(700)은 타겟 RRAM 디바이스를 높은 데이터 상태(예를 들어, 논리 ‘1’에 대응)로 설정하고 상보형 RRAM 디바이스를 낮은 데이터 상태(예를 들어, 논리 ‘0’ 에 대응)로 리셋하는 예시적인 바이어스 조건을 기술하는 제1 열(column)(702), 및 타겟 RRAM 디바이스를 로우 데이터 상태로 리셋하고 상보형 RRAM 디바이스를 하이 데이터 상태로 설정하는 예시적인 바이어스 조건을 기술하는 제2 열(704), 및 타겟 RRAM 디바이스로부터 데이터를 판독하기 위한 예시적인 바이어스 조건을 기술하는 제3 열(706)을 포함한다.
도 8a 내지 8c는 타겟 및 상보형 메모리 디바이스에 액세스하기 위한 공유 트랜지스터를 갖는 RRAM 회로를 동작시키는 방법의 일부 실시형태의 흐름도를 도시한다. 일부 비제한적인 실시형태에서, RRAM 회로를 동작시키는 방법들은 도 5 및 도 6의 RRAM 회로들(500 및/또는 600)에 적용될 수도 있음을 알 수 있다.
도 8a는 타겟 및 상보형 메모리 디바이스에 대한 액세스를 제공하도록 구성된 공유 제어 디바이스를 갖는 메모리 회로 내의 RRAM 메모리 셀에 하이 데이터 상태를 기록하는 방법(800)의 일부 실시형태의 흐름도를 도시한다. 표(700)의 열(702)은 방법(800)의 단계(802-806)에 대응하는 바이어스 조건의 일부 예를 도시한다.
단계 802에서, 논-제로 워드 라인 전압이 타겟 디바이스의 하부 전극 및 상보형 디바이스의 상부 전극에 연결된 제1 소스/드레인 단자를 가지는 액세스 트랜지스터의 게이트에 인가된다.
단계 804에서, 논-제로 비트 라인 전압이 타겟 디바이스의 상부 전극 및 상보형 디바이스의 하부 전극에 동시에 인가된다.
단계 806에서, 실질적으로 제로 소스 라인 전압이 액세스 트랜지스터의 제2 소스/드레인 단자에 인가된다. 실질적으로 제로 소스 라인 전압은 타겟 디바이스의 하부 전극을 낮은 전압 전위로 유지하게 하여, 타겟 디바이스를 하이 데이터 상태로 구동시킨다. 실질적으로 제로 소스 라인 전압은 또한 상보형 디바이스의 상부 전극을 낮은 전압 전위로 유지하게 하여, 상보형 디바이스를 낮은 데이터 상태로 구동시킨다.
도 8b는 타겟 및 상보형 메모리 디바이스에 액세스하기 위한 공유 제어 디바이스를 갖는 메모리 회로의 타겟 메모리 디바이스에 로우 데이터 상태를 기록하는 방법(808)의 일부 실시예의 흐름도를 도시한다. 표(700)의 열(704)은 방법(808)의 단계(810-814)에 대응하는 바이어스 조건의 일부 예를 도시한다.
단계 810에서, 논-제로 워드 라인 전압이 타겟 디바이스의 하부 전극 및 상보형 디바이스의 상부 전극에 연결된 제1 소스/드레인 단자를 가지는 액세스 트랜지스터의 게이트에 인가된다.
단계 812에서, 타겟 디바이스의 상부 전극 및 상보형 디바이스의 하부 전극에, 실질적으로 제로 비트 라인 전압이 동시에 인가된다.
단계 814에서, 논-제로 소스 라인 전압이 액세스 트랜지스터의 제2 소스/드레인 단자에 인가된다. 논-제로 소스 라인 전압은, 타겟 디바이스의 하부 전극을 높은 전압 전위로 유지시켜, 타겟 디바이스를 낮은 데이터 상태로 구동시킨다. 논-제로 소스 라인 전압은 또한 상보형 디바이스의 상부 전극을 높은 전압 전위로 유지시켜, 상보형 디바이스를 높은 데이터 상태로 구동시킨다.
도 8c는 타겟 및 상보형 메모리 디바이스에 액세스하기 위한 공유 제어 디바이스를 갖는 메모리 회로의 타겟 메모리 디바이스로부터 데이터 상태를 판독하는 방법(816)의 일부 실시형태의 흐름도를 도시한다. 표(700)의 열(706)은 방법(816)의 단계(818-822)에 대응하는 바이어스 조건의 일부 예를 도시한다.
단계 818에서, 논-제로 워드 라인 전압이 타겟 디바이스의 하부 전극 및 상보형 디바이스의 상부 전극에 연결된 제1 소스/드레인 단자를 갖는 액세스 트랜지스터의 게이트에 인가된다.
단계 820에서, 논-제로 비트 라인 전압이 타겟 디바이스의 상부 전극 및 상보형 디바이스의 하부 전극에 동시에 인가된다.
단계 822에서, 실질적으로 제로 소스 라인 전압이 액세스 트랜지스터의 제2 소스/드레인 단자에 인가된다.
도 9 내지 도 13은 타겟 및 상보형 디바이스 모두에 액세스하기 위한 공유 트랜지스터를 갖는 메모리 회로를 포함하는 집적 칩을 형성하는 방법의 일부 실시형태의 단면도(900-1300)를 도시한다. 도 9 내지 도 13은 방법과 관련하여 설명되었지만, 도 9 내지 도 13은 이러한 방법으로 제한되지 않고, 그 대신에 상기 방법에 독립적인 구조물로서 분리될 수 있음을 알 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 제어 디바이스(902)는 기판(202) 내에 형성된다. 일부 실시형태에서, 제어 디바이스(902)는 트랜지스터 디바이스를 포함할 수도 있다. 예를 들어, 다양한 실시형태에서, 제어 디바이스(902)는 MOSFET, 바이폴라 접합 트랜지스터(BJT), 고 전자 이동성 트랜지스터(HEMT), 또는 유사한 디바이스를 포함할 수도 있다. 다양한 실시형태에서, 기판(202)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이뿐만 아니라 이와 연관된 임의의 다른 유형의 반도체 및/또는 에피택셜 층과 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘, SiGe, SOI 등)일 수도 있다.
일부 실시형태에서, 제어 디바이스(902)는 기판(202) 위에 게이트 유전체 막 및 게이트 전극 막을 퇴적함으로써 형성된 트랜지스터를 포함할 수도 있다. 이어서, 게이트 유전체 막 및 게이트 전극 막을 패터닝하여 게이트 유전체 층(508) 및 게이트 전극(510)을 형성한다. 이어서 게이트 구조물(506)의 대향 측부 상의 기판(202) 내에 소스 영역(504s) 및 드레인 영역(504d)을 형성하도록 주입될 수도 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 제1의 복수의 상호접속 층(514)이 기판(202) 위의 제1 ILD 구조물(512) 내에 형성된다. 제1의 복수의 상호접속 층(514)은 소스 영역을 소스 라인(SL)에 연결하고 게이트 구조물(506)을 워드 라인(WL)에 연결한다. 제1의 복수의 상호접속 층(514)은 기판 위에 ILD 층을 반복적으로 퇴적하고, ILD 층 내에 비아 홀 및/또는 트렌치를 규정하도록 ILD 층(예를 들어, 산화물, 로우-k 유전체 또는 울트라 로우-k 유전체)을 선택적으로 에칭하고, 개구부를 충전하도록 비아 홀 및/또는 트렌치 내에 도전성 재료(예를 들어, 구리, 알루미늄 등)를 형성하고, 그리고 평탄화 프로세스(예를 들어, 화학적 기계적 평탄화 프로세스)를 수행함으로써 형성될 수도 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 제1 메모리 디바이스(1102)가 제1 ILD 구조물(512) 위에 형성된다. 제1 메모리 디바이스(1102)는 제1 데이터 저장층(1102b)을 통해 제1 상부 전극(1102c)으로부터 분리된 제1 하부 전극(1102a)을 포함한다. 다양한 실시형태에서, 제1 메모리 디바이스(1102)는 RRAM 디바이스, PCRAM 디바이스, MRAM 디바이스, DRAM 디바이스, CBRAM 디바이스, 또는 CNT 디바이스 등을 포함할 수도 있다. 제1 하부 전극(1102a)은 제1의 복수의 상호접속 층(514) 내의 제1 비트 라인(BL1)에 연결된다.
일부 실시형태에서, 제1 메모리 장치(1102)는 하부 전극 막을 제1 ILD 구조물(512) 위에 퇴적하고, 하부 전극 막 위에 데이터 저장 요소를 형성하고, 데이터 저장 요소 위에 상부 전극 막을 형성함으로써 형성될 수도 있다. 일부 실시형태에서, 하부 및 상부 전극 막은, 증착 기술[예를 들어, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), PE-CVD, 원자 층 증착(ALD) 스퍼터링 등]에 의해 형성된 도전성 재료를 포함할 수도 있고, 데이터 저장 엘리먼트는 증착 기술에 의해 형성된 유전체 재료를 포함할 수도 있다. 예를 들어, 하부 및 상부 전극 막은 티타늄(Ti) 및/또는 탄탈륨(Ta)을 포함하는 금속 또는 금속 합금을 포함할 수도 있는 반면, 데이터 저장 엘리먼트는 하이-k 유전체 재료(예컨대, 하프늄 산화물)를 포함할 수도 있다. 제1 상부 전극(1102c)을 규정하는 상부 전극 막, 제1 데이터 저장층(1102b)을 규정하는 데이터 저장 엘리먼트, 및 제1 하부 전극(1102a)을 규정하는 하부 전극 막에 대하여 하나 이상의 패터닝 프로세스를 수행한다. 일부 실시형태에서, 하나 이상의 패터닝 프로세스는 플루오르 화학 종(예를 들어, CF4, CHF3, C4F8 등) 또는 하이드로 플루오르 산(HF)을 포함하는 습식 에칭제를 포함하는 에칭 화학물을 갖는 건식 에칭제를 사용할 수도 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제2 ILD 구조물(518)이 제1 메모리 디바이스(1102) 위에 형성된다. 제2 ILD 구조물(518)은 하나 이상의 증착 프로세스(예를 들어, PVD, CVD, PE-CVD 등)에 의해 형성될 수도 있다. 제2의 복수 ILD 구조물(518) 내에 제2의 복수의 상호접속 층(520)이 형성된다. 제2의 복수의 상호접속 층(520)은 제1의 복수의 상호접속 층(514)을 통해 제1 상부 전극(1102c)을 드레인 영역(504d)에 연결한다. 일부 실시형태에서, 제2 ILD 구조물(518) 내에 개구부를 형성하기 위하여 제2 ILD 구조물(518)을 선택적으로 에칭함으로써 제2의 복수의 상호접속 층(520)이 형성될 수도 있다. 이어서, 개구부 내에 도전성 재료(예를 들어, 구리 및/또는 알루미늄)가 퇴적된다.
도 13의 단면도(1300)에 도시된 바와 같이, 제2 메모리 디바이스(1302)가 제2 ILD 구조물(518) 위에 형성된다. 제2 메모리 디바이스(1302)는 제2 데이터 저장층(1302b)을 통해 제2 상부 전극(1302c)으로부터 분리된 제2 하부 전극(1302a)을 포함한다. 제2 하부 전극(1302a)은 제1의 복수의 상호접속 층(514) 및 제2의 복수의 상호접속 층(520)을 통해 드레인 영역(504d)에 연결될 수도 있다. 일부 실시형태에서, 제2 메모리 디바이스(1302)는 제1 메모리 디바이스(1102)를 형성하는데 사용된 프로세스와 유사한 프로세스에 의해 형성될 수도 있다.
제3 ILD 구조물(524)은 제2 메모리 디바이스(1302) 위에 형성되고, 제3의 복수의 상호접속 층(526)은 제3 ILD 구조물(524) 내에 후속하여 형성된다. 제2 상부 전극(1302c)은 제3의 복수의 상호접속 층(526) 내의 제2 비트 라인(BL2)에 연결된다.
도 14 내지 도 17은 타겟 및 상보형 디바이스에 액세스하기 위한 공유 트랜지스터를 갖는 메모리 회로를 포함하는 집적 칩을 형성하는 방법의 일부 대안적인 실시형태의 단면도(1400-1700)를 도시한다. 도 14 내지 도 17에 방법과 관련하여 설명되었지만, 도 14 내지 도 17에 개시된 구조물은 이러한 방법으로 제한되지 않고, 그 대신에 상기 방법과 독립적인 구조물로서 분리될 수도 있음을 알 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 제어 디바이스(902)는 기판(202) 내에 형성된다. 다양한 실시형태에서, 제어 디바이스(902)는 MOSFET, BJT, HEMT, 또는 이와 유사한 디바이스와 같은 트랜지스터 디바이스를 포함할 수도 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 제1의 복수의 상호접속 층(604)이 기판(202) 위의 제1 ILD 구조물(602) 내에 형성된다. 제1의 복수의 상호접속 층(604)은 제어 디바이스(902)의 소스 영역(504s)을 소스 라인(SL)에 연결하고 제어 디바이스(902)의 드레인 영역(504d)을 워드 라인(WL)에 연결하도록 구성된다.
도 16의 단면도(1600)에 도시된 바와 같이, 제1 메모리 디바이스(1602) 및 제2 메모리 디바이스(1604)는 제1 ILD 구조물(602) 위에 형성된다. 제1 메모리 디바이스(1602)는 제1 데이터 저장층(1602b)을 통해 제1 상부 전극(1602c)으로부터 분리된 제1 하부 전극(1602a)을 포함한다. 제2 메모리 디바이스(1604)는 제2 데이터 저장층(1604b)을 통해 제2 상부 전극(1604c)으로부터 분리된 제2 하부 전극(1604a)을 포함한다. 제1의 복수의 상호 접속 층(604)은 제1 하부 전극(1602a)을 제1 비트 라인(BL1)에 연결하고 제2 하부 전극을 제어 디바이스(902)의 소스 영역에 연결하도록 구성된다.
도 17의 단면도(1700)에 도시된 바와 같이, 제2 ILD 구조물(614)은 제1 메모리 디바이스(1602) 및 제2 메모리 디바이스(1604) 위에 형성된다. 제2 ILD 구조물(614)은 제1 메모리 디바이스(1602) 및 제2 메모리 디바이스(1604)를 덮도록 증착 프로세스(예를 들어, PVD, CVD, PE-CVD 등)에 의해 형성될 수도 있다. 제2의 복수의 상호접속 층(616)은 제2 ILD 구조물(614) 내에 형성된다. 제2의 복수의 상호접속 층(616)은 제1 상부 전극(1602c)을 제어 디바이스(902)의 소스 영역에 연결하고 제2 상부 전극(1604c)을 제2 비트 라인(BL2)에 추가로 연결하도록 구성된다.
도 18은 다층 데이터 저장 구조물을 갖는 RRAM 디바이스를 포함하는 집적 칩을 형성하는 방법(1800)의 일부 실시형태의 흐름도를 도시한다.
방법(1800)이 일련의 단계들 또는 이벤트들로서 이하에 도시되고 설명되었지만, 그러한 단계들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되어서는 안된다는 것을 알 수 있다. 예를 들어, 일부 단계는 본 명세서에 도시 및/또는 설명된 단계 또는 이벤트를 제외하고 다른 단계들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수도 있다. 또한, 도시된 모든 단계가 본 명세서의 설명의 하나 이상의 양태 또는 실시형태를 구현하도록 요청될 수 있는 것은 아니다. 또한, 본 명세서에 묘사된 하나 이상의 단계는 하나 이상의 별개의 단계 및/또는 시기(phase)에서 수행될 수도 있다.
단계 1802에서, 제어 디바이스가 기판 내에 형성된다. 제어 디바이스는 제1 단자, 제2 단자, 및 제3 단자를 포함한다. 일부 실시형태에서, 제1 단자는 소스 영역을 포함할 수도 있고, 제2 단자는 게이트 구조물을 포함할 수도 있고, 제3 단자는 드레인 영역을 포함할 수도 있다. 도 9는 단계(1802)에 대응하는 일부 실시형태의 단면도(900)를 도시한다. 도 14는 단계(1802)에 대응하는 일부 대안적인 실시형태의 단면도(1400)를 도시한다.
단계 1804에서, 제1의 복수의 상호 접속 층이 기판 위의 제1 ILD 구조물 내에 형성된다. 제1의 복수의 상호접속 층은 제1 단자를 소스 라인에 연결하고 제2 단자를 워드 라인에 연결한다. 도 10은 단계(1804)에 대응하는 일부 실시형태의 단면도(1000)를 도시한다. 도 15는 단계(1804)에 대응하는 일부 대안적인 실시형태의 단면도(1500)를 나타낸다.
단계 1806에서, 제1 메모리 디바이스가 형성된다. 제1 메모리 디바이스는 제1 비트 라인에 연결된 제1 하부 전극 및 제1의 복수의 상호접속 층을 포함하는 제1 도전성 경로를 통해 제3 단자에 연결된 제1 상부 전극을 갖는다. 도 12는 단계(1806)에 대응하는 일부 실시형태의 단면도(1200)를 도시한다. 도 16은 단계(1806)에 대응하는 일부 실시형태의 단면도(1600)를 도시한다.
단계 1808에서, 제2 메모리 디바이스가 형성된다. 제2 메모리 장치는, 제1의 복수의 상호접속 층을 포함하는 제2 도전성 경로를 통해 제3 단자에 연결된 제2 하부 전극 및 제2 비트 라인에 연결된 제2 상부 전극을 갖는다. 도 13은 단계(1808)에 대응하는 일부 실시형태의 단면도(1300)를 도시한다. 도 16 및 도 17은 단계(1808)에 대응하는 일부 실시형태의 단면도(1600-1700)를 도시한다.
따라서, 다양한 실시형태에서의 본 개시는 차동 감지를 사용하여 동작하도록 구성된 메모리 어레이의 타겟 및 상보형 메모리 디바이스 모두에 대한 액세스를 위한 공유 제어 디바이스를 갖는 메모리 회로에 관한 것이다.
일부 실시형태에 있어서, 본 개시는 메모리 회로에 관한 것이다. 상기 메모리 회로는, 기판 내에 배치되고, 소스 라인에 연결된 제1 단자, 워드 라인에 연결된 제2 단자, 및 제3 단자를 가지는 제어 디바이스; 제1 데이터 저장층에 의해 제1 상부 전극으로부터 분리된 제1 하부 전극을 가지는 제1 메모리 디바이스 - 상기 제1 상부 전극은 상기 제3 단자에 연결되고, 상기 제1 하부 전극은 제1 비트 라인에 연결됨 -; 및 제2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 가지는 제2 메모리 디바이스 - 상기 제2 상부 전극은 제2 비트 라인에 연결되고 상기 제2 하부 전극은 상기 제3 단자에 연결됨 - 를 포함한다. 일부 실시형태에 있어서, 상기 제어 디바이스는 상기 소스 라인에 연결된 소스 영역, 상기 워드 라인에 연결된 게이트 구조물, 및 상기 제1 상부 전극 및 상기 제2 하부 전극에 연결된 드레인 영역을 가지는 트랜지스터 디바이스를 포함한다. 일부 실시형태에 있어서, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스는, 저항 변화 메모리(resistive random access memory; RRAM) 디바이스이다. 일부 실시형태에 있어서, 상기 회로는 상기 제1 메모리 디바이스와 상기 기판 사이의 제1 ILD(inter-level dielectric) 구조물; 상기 제1 ILD 구조물 위에 있으며 상기 제1 메모리 디바이스를 둘러싸는 제2 ILD 구조물; 및 상기 제2 ILD 구조물 위에 있으며 상기 제2 메모리 디바이스를 둘러싸는 제3 ILD 구조물을 더 포함한다. 일부 실시형태에 있어서, 상기 회로는 상기 제1 ILD 구조물 내에 배치된 제1의 복수의 상호접속 층 및 상기 제2 ILD 구조물 내에 배치된 제2의 복수의 상호접속 층을 더 포함하며, 상기 제2의 복수의 상호접속 층은, 상기 제1 상부 전극과 상기 제2 하부 전극 사이에서 연장되고 상기 제1의 복수의 상호접속 층을 통해 상기 제2 단자에 연결되는 금속 와이어를 포함한다. 일부 실시형태에 있어서, 상기 제2 메모리 디바이스는 상기 제1 메모리 디바이스 바로 위에 배치된다. 일부 실시형태에 있어서, 상기 제2 ILD 구조물은 에칭 정지 층에 의해 상기 제3 ILD 구조물로부터 분리된다. 일부 실시형태에 있어서, 상기 제1 메모리 디바이스는, 상기 제2 메모리 디바이스의 최하부(bottommost) 표면보다 상기 기판에 더 가까운 최하부 표면을 갖는다. 일부 실시형태에 있어서, 상기 기판의 상부 표면에 평행하게 연장되는 수평면은, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 통해 연장된다. 일부 실시형태에 있어서, 상기 제1 비트 라인은, 감지 증폭기의 제1 입력에, 그리고 이와 병행하여 상기 감지 증폭기의 제2 입력에 연결되는 상기 제2 비트 라인에 연결되도록 선택적으로 구성된다. 일부 실시형태에 있어서, 상기 제1 메모리 디바이스는 상기 제2 메모리 디바이스와 상이한 데이터 상태를 동시에 저장하도록 구성된다.
다른 실시형태에 있어서, 본 개시는 메모리 회로에 관한 것이다. 상기 메모리 회로는, 기판 내에 배치된 제어 디바이스; 상기 기판 위의 유전체 구조물 내에 배치되고, 제1 데이터 저장층에 의해 제1 상부 전극으로부터 분리된 제1 하부 전극을 갖는 제1 메모리 디바이스; 상기 유전체 구조물에 의해 둘러싸이고, 상기 제1 상부 전극을 상기 제어 디바이스에 결합하고 상기 제1 하부 전극을 제1 비트 라인에 결합하도록 구성된 복수의 상호접속 층; 상기 유전체 구조물 내에 배치되고, 제2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 가지는 제2 메모리 디바이스를 포함하고, 상기 복수의 상호접속 층은, 상기 제2 상부 전극을 제2 비트 라인에 연결하고 상기 제2 하부 전극을 상기 제어 디바이스에 연결하도록 구성된다. 일부 실시형태에 있어서, 상기 복수의 상호접속 층은 상기 제1 상부 전극과 상기 제2 하부 전극 사이에서 연속적으로 연장되는 도전성 경로를 포함한다. 일부 실시형태에 있어서, 상기 도전성 경로는 도전성 와이어 및 도전성 비아(via)를 포함한다. 일부 실시형태에 있어서, 상기 제어 디바이스는 소스 라인에 결합된 제1 단자, 워드 라인에 결합된 제2 단자, 및 상기 제1 상부 전극 및 상기 제2 하부 전극에 연결된 제3 단자를 갖는다. 일부 실시형태에 있어서, 상기 회로는 상기 기판 위의 제1 ILD 구조물; 제1 ILD 구조물 위에 있으며 상기 제1 메모리 디바이스를 둘러싸는 제2 ILD 구조물; 및 상기 제2 ILD 구조물 위에 있으며 상기 제2 메모리 디바이스를 둘러싸는 제3 ILD 구조물을 더 포함한다. 일부 실시형태에 있어서, 상기 제어 디바이스는 상기 기판 내의 하나 이상의 격리 영역에 의해 둘러싸인 메모리 셀 영역 내에 배치되며, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스는 상기 메모리 셀 영역 바로 위에 배치된다.
또 다른 실시형태에 있어서, 본 개시는 메모리 회로를 형성하는 방법에 관한 것이다. 이 방법은, 기판 내에 제어 디바이스를 형성하는 단계; 제1 비트 라인에 연결된 제1 하부 전극 및 상기 제어 디바이스에 연결된 제1 상부 전극을 가지는 제1 메모리 디바이스를 형성하는 단계; 및 상기 제어 디바이스에 연결된 제2 하부 전극 및 제2 비트 라인에 연결된 제2 상부 전극을 가지는 제2 메모리 디바이스를 형성하는 단계를 포함한다. 일부 실시형태에 있어서, 상기 제1 메모리 디바이스는 상기 제2 메모리 디바이스의 최하부 표면보다 상기 기판에 더 가까운 최하부 표면을 갖는다. 일부 실시형태에 있어서, 상기 기판의 상부 표면에 평행하게 연장되는 수평면은, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 통해 연장된다.
또 다른 실시형태에 있어서, 본 개시는 메모리 회로를 형성하는 방법에 관한 것이다. 상기 방법은 기판 내에 제어 디바이스를 형성하는 단계; 상기 기판 위에 제1 ILD 구조물을 형성하는 단계 - 상기 제1 ILD 구조물은 제1의 복수의 상호접속 층을 포함함 -; 상기 제1 ILD 구조물 위에 제1 메모리 디바이스를 형성하는 단계 - 상기 제1 메모리 디바이스는 상기 제1의 복수의 상호접속 층을 포함하는 제1 도전성 경로를 통해 상기 제어 디바이스에 연결되는 제1 상부 전극 및 제1 비트 라인에 연결되는 제1 하부 전극을 가짐 -; 및 상기 제1 ILD 구조물 위에 제2 메모리 디바이스를 형성하는 단계 - 상기 제2 메모리 디바이스는 상기 제1의 복수의 상호접속 층을 포함하는 제2 도전성 경로를 통해 상기 제어 디바이스에 연결된 제2 하부 전극 및 제2 비트 라인에 연결된 제2 상부 전극을 가짐 - 를 포함한다. 일부 실시형태에 있어서, 상기 방법은 상기 제1 메모리 디바이스 및 제2의 복수의 상호접속 층을 둘러싸는 제2 ILD 구조물을 형성하는 단계를 더 포함하며, 상기 제2의 복수의 상호접속 층은 제1의 복수의 상호접속 층을 통해 상기 제1 상부 전극을 제어 디바이스에 연결한다. 일부 실시형태에 있어서, 제2의 복수의 상호접속 층은 제1 메모리 디바이스와 제2 메모리 장치 디바이스에서 연장되는 금속 와이어를 포함한다. 일부 실시형태에 있어서, 제2 ILD 구조물은 제2 메모리 디바이스를 추가로 둘러싸고, 제2 비트 라인에 연결된 제2 상부 전극을 연결한다. 일부 실시형태에 있어서, 상기 방법은 상기 제2 메모리 디바이스 위에 제3의 복수의 상호접속 층을 둘러싸는 제3 ILD 구조물을 형성하는 단계를 더 포함하며, 상기 제3의 복수의 상호접속 층은 상기 제2 상부 전극을 상기 제2 비트 라인에 연결한다. 일부 실시형태에 있어서, 상기 방법은 상기 제2 메모리 디바이스와 동시에 상기 제1 메모리 디바이스를 형성하는 단계를 더 포함하며, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스는 서로 측방으로 인접한다. 일부 실시형태에 있어서, 상기 방법은 상기 제2 메모리 디바이스를 형성하기 전에 상기 제1 메모리 디바이스를 형성하는 단계를 더 포함하며, 상기 제1 메모리 디바이스는 상기 제2 메모리 디바이스의 최하부 표면보다 상기 기판에 더 가까운 최하부 표면을 갖는다.
또 다른 실시형태에 있어서, 본 개시는 메모리 회로를 형성하는 방법에 관한 것이다. 상기 방법은 기판 내에 액세스 트랜지스터를 형성하는 단계 - 상기 액세스 트랜지스터는 소스 영역, 드레인 영역, 및 게이트 구조물을 가짐 -; 상기 기판 위에 제1 ILD 구조물을 형성하는 단계; 상기 제1 ILD 구조물 위에 제1 메모리 디바이스를 형성하는 단계 - 상기 제1 메모리 디바이스는 제1 데이터 저장층에 의해 제1 상부 전극으로부터 분리된 제1 하부 전극을 가짐 -; 상기 제1 ILD 구조물 위에 제2 메모리 디바이스를 형성하는 단계 - 상기 제2 메모리 디바이스는 제2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 가짐 - 를 포함하며, 상기 제1 상부 전극 및 제2 하부 전극은 드레인 영역에 연결된다. 일부 실시형태에 있어서, 상기 방법은 상기 제1 ILD 구조물 내에 제1의 복수의 상호접속 층을 형성하는 단계; 및 상기 제1 ILD 구조물 위의 제2 ILD 구조물 내에 제2의 복수의 상호접속 층을 형성하는 단계 - 상기 제1의 복수의 상호접속 층 및 상기 제2의 복수의 상호접속 층은 상기 제1 상부 전극을 상기 드레인 영역에 연결함 - 를 더 포함한다. 일부 실시형태에 있어서, 제2 ILD 구조물은 제1 메모리 디바이스를 둘러싸고 있다. 일부 실시형태에 있어서, 제2 하부 전극은 제1의 복수의 상호접속 층을 포함하는 도전성 경로를 통해 드레인 영역에 연결된다. 일부 실시형태에 있어서, 상기 방법은 상기 제2 메모리 디바이스를 둘러싸는 제3 ILD 구조물을 형성하는 단계를 더 포함하며, 상기 제1의 복수의 상호접속 층 및 상기 제2의 복수의 상호접속 층은, 상기 제2 하부 전극을 상기 드레인 영역에 연결한다. 일부 실시형태에 있어서, 상기 방법은 상기 제2 메모리 디바이스와 동시에 상기 제1 메모리 디바이스를 형성하는 단계를 더 포함한다. 일부 실시형태에 있어서, 상기 방법은 상기 제2 메모리 디바이스를 형성하기 전에 상기 제1 메모리 디바이스를 형성하는 단계를 더 포함한다.
또 다른 실시형태에 있어서, 본 개시는 메모리 회로에 관한 것이다. 상기 메모리 회로는, 기판 내에 배치되고, 소스 라인에 연결된 제1 단자, 워드 라인에 연결된 제2 단자, 및 제3 단자를 가지는 액세스 트랜지스터; 제1 데이터 저장층에 의해 제1 상부 전극으로부터 분리된 제1 하부 전극을 가지는 제1 메모리 디바이스 - 상기 제1 하부 전극은 감지 증폭기의 제1 입력 단자에 선택적으로 결합되도록 구성되며, 상기 제1 상부 전극은 제3 단자에 연결됨 -; 제2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 가지는 제2 메모리 디바이스 - 상기 제2 상부 전극은 제3 단자에 연결되며, 상기 제2 상부 전극은, 상기 제1 하부 전극이 감지 증폭기의 제1 입력 단자에 연결되는 것과 동시에 상기 감지 증폭기의 제2 입력 단자에 선택적으로 연결되도록 구성된다. 일부 실시형태에 있어서, 제1 메모리 디바이스 및 제2 메모리 디바이스는, RRAM(resistive random access memory) 디바이스, PCRAM(phase change random access memory) 디바이스, FRAM(ferroelectric random access memory) 디바이스, MRAM(magneto-resistive random access memory) 디바이스, CBRAM(conductive bridging random access memory) 디바이스, 또는 카본 나노-튜브(carbon nano-tube; CNT) 메모리 디바이스이다. 일부 실시형태에 있어서, 제1 메모리 디바이스 및 제2 메모리 디바이스는 기판 위의 유전체 구조물 내에 배치된다. 일부 실시형태에 있어서, 액세스 트랜지스터는 제1 단자에 대응하는 소스 영역, 제2 단자에 대응하는 게이트 구조물, 및 제3 단자에 대응하는 드레인 영역을 포함한다. 일부 실시형태에 있어서, 제2 메모리 디바이스는, 기판의 상부 표면에 평행하게 연장되는 상호접속 와이어에 의해 제1 메모리 디바이스로부터 수직으로 분리된다. 일부 실시형태에 있어서, 제2 메모리 디바이스 및 제1 메모리 디바이스는 액세스 트랜지스터 위에 수직으로 놓인다.
<부기>
1. 메모리 회로에 있어서,
기판 내에 배치되고, 소스 라인에 연결된(coupled) 제1 단자, 워드 라인에 연결된 제2 단자, 및 제3 단자를 가지는 제어 디바이스와,
제1 데이터 저장층에 의해 제1 상부(upper) 전극으로부터 분리된 제1 하부(lower) 전극을 가지는 제1 메모리 디바이스 - 상기 제1 상부 전극은 상기 제3 단자에 연결되고, 상기 제1 하부 전극은 제1 비트 라인에 연결됨 - 와,
제2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 가지는 제2 메모리 디바이스 - 상기 제2 상부 전극은 제2 비트 라인에 연결되고 상기 제2 하부 전극은 상기 제3 단자에 연결됨 -
를 포함하는 메모리 회로.
2. 부기 1에 있어서, 상기 제어 디바이스는 상기 소스 라인에 연결된 소스 영역, 상기 워드 라인에 연결된 게이트 구조물, 및 상기 제1 상부 전극 및 상기 제2 하부 전극에 연결된 드레인 영역을 가지는 트랜지스터 디바이스를 포함하는 것인 메모리 회로.
3. 부기 1에 있어서, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스는, 저항 변화 메모리(resistive random access memory; RRAM) 디바이스인 것인 메모리 회로.
4. 부기 1에 있어서, 상기 제1 메모리 디바이스와 상기 기판 사이의 제1 ILD(inter-level dielectric) 구조물과,
상기 제1 ILD 구조물 위에 있으며 상기 제1 메모리 디바이스를 둘러싸는 제2 ILD 구조물과,
상기 제2 ILD 구조물 위에 있으며 상기 제2 메모리 디바이스를 둘러싸는 제3 ILD 구조물을 더 포함하는 메모리 회로.
5. 부기 4에 있어서, 상기 제1 ILD 구조물 내에 배치된 제1의 복수의 상호접속 층 및 상기 제2 ILD 구조물 내에 배치된 제2의 복수의 상호접속 층을 더 포함하며,
상기 제2의 복수의 상호접속 층은, 상기 제1 상부 전극과 상기 제2 하부 전극 사이에서 연장되고 상기 제1의 복수의 상호접속 층을 통해 상기 제2 단자에 연결되는 금속 와이어를 포함하는 것인 메모리 회로.
6. 부기 4에 있어서, 상기 제2 메모리 디바이스는 상기 제1 메모리 디바이스 바로 위에 배치되는 것인 메모리 회로.
7. 부기 4에 있어서, 상기 제2 ILD 구조물은 에칭 정지 층에 의해 상기 제3 ILD 구조물로부터 분리되는 것인 메모리 회로.
8. 부기 1에 있어서, 상기 제1 메모리 디바이스는, 상기 제2 메모리 디바이스의 최하부(bottommost) 표면보다 상기 기판에 더 가까운 최하부 표면을 가지는 것인 메모리 회로.
9. 부기 1에 있어서, 상기 기판의 상부 표면에 평행하게 연장되는 수평면은, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 통해 연장되는 것인 메모리 회로.
10. 부기 1에 있어서, 상기 제1 비트 라인은, 감지 증폭기의 제1 입력에, 그리고 이와 병행하여 상기 감지 증폭기의 제2 입력에 연결되는 상기 제2 비트 라인에 연결되도록 선택적으로 구성되는 것인 메모리 회로.
11. 부기 1에 있어서, 상기 제1 메모리 디바이스는 상기 제2 메모리 디바이스와 상이한 데이터 상태를 동시에 저장하도록 구성되는 것인 메모리 회로.
12. 메모리 회로에 있어서,
기판 내에 배치된 제어 디바이스와,
상기 기판 위의 유전체 구조물 내에 배치되고, 제1 데이터 저장층에 의해 제1 상부 전극으로부터 분리된 제1 하부 전극을 가지는 제1 메모리 디바이스와,
상기 유전체 구조물에 의해 둘러싸이고, 상기 제1 상부 전극을 상기 제어 디바이스에 연결하고 상기 제1 하부 전극을 제1 비트 라인에 연결하도록 구성된 복수의 상호접속 층과,
상기 유전체 구조물 내에 배치되고, 제2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 가지는 제2 메모리 디바이스
를 포함하고,
상기 복수의 상호접속 층은, 상기 제2 상부 전극을 제2 비트 라인에 연결하고 상기 제2 하부 전극을 상기 제어 디바이스에 연결하도록 구성되는 것인 메모리 회로.
13. 부기 12에 있어서, 상기 복수의 상호접속 층은 상기 제1 상부 전극과 상기 제2 하부 전극 사이에서 연속적으로 연장되는 도전성 경로를 포함하는 것인 메모리 회로.
14. 부기 13에 있어서, 상기 도전성 경로는 도전성 와이어 및 도전성 비아(via)를 포함하는 것인 메모리 회로.
15. 부기 12에 있어서, 상기 제어 디바이스는 소스 라인에 연결된 제1 단자, 워드 라인에 연결된 제2 단자, 및 상기 제1 상부 전극 및 상기 제2 하부 전극에 연결된 제3 단자를 가지는 것인 메모리 회로.
16. 부기 12에 있어서,
상기 기판 위의 제1 층간 절연막(ILD) 구조물과,
제1 ILD 구조물 위에 있으며 상기 제1 메모리 디바이스를 둘러싸는 제2 ILD 구조물과,
상기 제2 ILD 구조물 위에 있으며 상기 제2 메모리 디바이스를 둘러싸는 제3 ILD 구조물을 더 구비하는 메모리 회로.
17. 부기 12에 있어서, 상기 제어 디바이스는 상기 기판 내의 하나 이상의 격리 영역에 의해 둘러싸인 메모리 셀 영역 내에 배치되며,
상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스는 상기 메모리 셀 영역 바로 위에 배치되는 것인 메모리 회로.
18. 메모리 회로를 형성하는 방법으로서,
기판 내에 제어 디바이스를 형성하는 단계와,
제1 비트 라인에 연결된 제1 하부 전극 및 상기 제어 디바이스에 연결된 제1 상부 전극을 가지는 제1 메모리 디바이스를 형성하는 단계와,
상기 제어 디바이스에 연결된 제2 하부 전극 및 제2 비트 라인에 연결된 제2 상부 전극을 가지는 제2 메모리 디바이스를 형성하는 단계를 포함하는 메모리 회로를 형성하는 방법.
19. 부기 18에 있어서, 상기 제1 메모리 디바이스는 상기 제2 메모리 디바이스의 최하부 표면보다 상기 기판에 더 가까운 최하부 표면을 가지는 것인 메모리 회로를 형성하는 방법.
20. 부기 18에 있어서, 상기 기판의 상부 표면에 평행하게 연장되는 수평면은, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 통해 연장되는 것인 메모리 회로를 형성하는 방법.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시형태의 피처를 개략적으로 설명한다. 당업자는 본원에 소개된 실시형태의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위한 다른 프로세스 및 구조물을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 이용할 수도 있음을 이해하여야 한다. 예를 들어, 본 개시는 산소 장벽층이 다층 상부 전극 내에 있는 것으로 설명하지만, 산소 장벽층은 상부 전극으로 제한되지 않는다는 것을 알 수 있을 것이다. 오히려, 산소 장벽층은 다층 하부 전극에 또한 또는 대안적으로 존재할 수도 있다.
또한, 당업자는 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않고, 그리고 당업자가 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 치환, 및 대체를 행할 수 있음을 인식하여야 한다.

Claims (10)

  1. 메모리 회로에 있어서,
    기판 내에 배치되고, 소스 라인에 연결된(coupled) 제1 단자, 워드 라인에 연결된 제2 단자, 및 제3 단자를 가지는 제어 디바이스와,
    제1 데이터 저장층에 의해 제1 상부(upper) 전극으로부터 분리된 제1 하부(lower) 전극을 가지는 제1 메모리 디바이스 - 상기 제1 상부 전극은 상기 제3 단자에 연결되고, 상기 제1 하부 전극은 제1 비트 라인에 연결됨 - 와,
    제2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 가지는 제2 메모리 디바이스 - 상기 제2 상부 전극은 제2 비트 라인에 연결되고 상기 제2 하부 전극은 상기 제3 단자에 연결됨 -
    를 포함하는 메모리 회로.
  2. 제1항에 있어서, 상기 제어 디바이스는 상기 소스 라인에 연결된 소스 영역, 상기 워드 라인에 연결된 게이트 구조물, 및 상기 제1 상부 전극 및 상기 제2 하부 전극에 연결된 드레인 영역을 가지는 트랜지스터 디바이스를 포함하는 것인 메모리 회로.
  3. 제1항에 있어서, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스는, 저항 변화 메모리(resistive random access memory; RRAM) 디바이스인 것인 메모리 회로.
  4. 제1항에 있어서, 상기 제1 메모리 디바이스와 상기 기판 사이의 제1 ILD(inter-level dielectric) 구조물과,
    상기 제1 ILD 구조물 위에 있으며 상기 제1 메모리 디바이스를 둘러싸는 제2 ILD 구조물과,
    상기 제2 ILD 구조물 위에 있으며 상기 제2 메모리 디바이스를 둘러싸는 제3 ILD 구조물을 더 포함하는 메모리 회로.
  5. 제4항에 있어서, 상기 제1 ILD 구조물 내에 배치된 제1의 복수의 상호접속 층 및 상기 제2 ILD 구조물 내에 배치된 제2의 복수의 상호접속 층을 더 포함하며,
    상기 제2의 복수의 상호접속 층은, 상기 제1 상부 전극과 상기 제2 하부 전극 사이에서 연장되고 상기 제1의 복수의 상호접속 층을 통해 상기 제2 단자에 연결되는 금속 와이어를 포함하는 것인 메모리 회로.
  6. 제1항에 있어서, 상기 제1 메모리 디바이스는, 상기 제2 메모리 디바이스의 최하부(bottommost) 표면보다 상기 기판에 더 가까운 최하부 표면을 가지는 것인 메모리 회로.
  7. 제1항에 있어서, 상기 기판의 상부 표면에 평행하게 연장되는 수평면은, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 통해 연장되는 것인 메모리 회로.
  8. 제1항에 있어서, 상기 제1 비트 라인은, 감지 증폭기의 제1 입력에, 그리고 이와 병행하여 상기 감지 증폭기의 제2 입력에 연결되는 상기 제2 비트 라인에 연결되도록 선택적으로 구성되는 것인 메모리 회로.
  9. 메모리 회로에 있어서,
    기판 내에 배치된 제어 디바이스와,
    상기 기판 위의 유전체 구조물 내에 배치되고, 제1 데이터 저장층에 의해 제1 상부 전극으로부터 분리된 제1 하부 전극을 가지는 제1 메모리 디바이스와,
    상기 유전체 구조물에 의해 둘러싸이고, 상기 제1 상부 전극을 상기 제어 디바이스에 연결하고 상기 제1 하부 전극을 제1 비트 라인에 연결하도록 구성된 복수의 상호접속 층과,
    상기 유전체 구조물 내에 배치되고, 제2 데이터 저장층에 의해 제2 상부 전극으로부터 분리된 제2 하부 전극을 가지는 제2 메모리 디바이스
    를 포함하고,
    상기 복수의 상호접속 층은, 상기 제2 상부 전극을 제2 비트 라인에 연결하고 상기 제2 하부 전극을 상기 제어 디바이스에 연결하도록 구성되는 것인 메모리 회로.
  10. 메모리 회로를 형성하는 방법으로서,
    기판 내에 제어 디바이스를 형성하는 단계와,
    제1 비트 라인에 연결된 제1 하부 전극 및 상기 제어 디바이스에 연결된 제1 상부 전극을 가지는 제1 메모리 디바이스를 형성하는 단계와,
    상기 제어 디바이스에 연결된 제2 하부 전극 및 제2 비트 라인에 연결된 제2 상부 전극을 가지는 제2 메모리 디바이스를 형성하는 단계를 포함하는 메모리 회로를 형성하는 방법.
KR1020170154038A 2017-08-16 2017-11-17 차동 감지에 대한 셀 스케일링 KR20190018995A (ko)

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