DE102017119622B4 - Zellenskalierung für differentielles Messen - Google Patents

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Abstract

Speicherschaltung, umfassend:
eine Steuervorrichtung (503, 902), die in einem Substrat (202) angeordnet ist und einen ersten Anschluss, der mit einer Sourceleitung (SL) gekoppelt ist, einen zweiten Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und einen dritten Anschluss aufweist;
eine erste Speichervorrichtung (516, 1102) mit einer ersten unteren Elektrode (516b, 1102a), die von einer ersten oberen Elektrode (516e, 1102c) durch eine erste Datenspeicherschicht (5160, 1102b) getrennt ist, wobei die erste obere Elektrode (516b, 1102 c) mit dem dritten Anschluss gekoppelt ist und die erste untere Elektrode (516b, 1102a) mit einer ersten Bitleitung (BLT, BL1) gekoppelt ist; und eine zweite Speichervorrichtung (522, 1302) mit einer zweiten unteren Elektrode (522b, 1302a), die von einer zweiten oberen Elektrode (522e, 1302c) durch eine zweite Datenspeicherschicht (522c, 1302b) getrennt ist, wobei die zweite obere Elektrode (522e, 1302c) mit einer zweiten Bitleitung (BLC, BL2) gekoppelt ist und die zweite untere Elektrode (522b, 1302a) mit dem dritten Anschluss gekoppelt ist, ferner umfassend:
eine erste Zwischenschicht-Dielektrikums- (ILD) -Struktur (512) zwischen der ersten Speichervorrichtung (516, 1102) und dem Substrat (202);
eine zweite ILD-Struktur (518) über der ersten ILD-Struktur (516) und die erste Speichervorrichtung (516, 1102) umgebend; und
eine dritte ILD-Struktur (524) über der zweiten ILD-Struktur (518) und die zweite Speichervorrichtung (522, 1302) umgebend.

Description

  • HINTERGRUND
  • Viele moderne elektronische Geräte enthalten einen elektronischen Speicher, der zum Speichern von Daten konfiguriert ist. Der elektronische Speicher kann ein flüchtiger Speicher oder ein nichtflüchtiger Speicher sein. Ein flüchtiger Speicher speichert Daten, wenn er mit Strom versorgt wird, während ein nichtflüchtiger Speicher (NVM) Daten speichern kann, wenn die Stromversorgung unterbrochen ist. Im Gegensatz zu herkömmlichen NVM-Geräten (z. B. Flash, EEPROM, etc.) verwenden viele vielversprechende Kandidaten für eine NVM-Technologie der nächsten Generation Speicherzellen, die in einem Back-End-of-Line-(BEOL) -Bereich eines integrierten Chips (die z. B. zwischen Metallverbindungsschichten über einem Halbleitersubstrat) liegen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt ein schematisches Diagramm einiger Ausführungsformen einer Speicherschaltung mit einer geteilten Steuervorrichtung, die konfiguriert ist, um einen Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung bereitzustellen.
    • 2 zeigt eine Querschnittsansicht einiger Ausführungsformen einer Speicherschaltung mit einer geteilten Steuervorrichtung, die konfiguriert ist, um einen Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung bereitzustellen.
    • Die 3A-3D zeigen einige Ausführungsformen von schematischen Diagrammen, die den Betrieb einer offenbarten Speicherschaltung zeigen.
    • 4 zeigt ein schematisches Diagramm einiger Ausführungsformen eines Speicherarrays mit geteilten Transistoren für den Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung.
    • 5 zeigt eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips mit einem geteilten Transistor für den Zugriff auf eine Ziel- und eine komplementäre RRAM - Vorrichtung.
    • 6 zeigt eine Querschnittsansicht einiger alternativer Ausführungsformen eines integrierten Chips mit einem geteilten Transistor für den Zugriff auf eine Ziel- und eine komplementäre RRAM-Vorrichtung.
    • 7 zeigt eine Tabelle, die einige Ausführungsformen von Betriebsbedingungen einer RRAM-Schaltung zeigt, die einen geteilten Transistor für den Zugriff auf eine Ziel- und eine komplementäre RRAM-Vorrichtung aufweist.
    • Die 8A-8C zeigen Flussdiagramme einiger Ausführungsformen von Verfahren zum Betreiben einer RRAM-Schaltung mit einem geteilten Transistor für den Zugriff auf eine Ziel- und eine komplementäre RRAM-Vorrichtung.
    • Die 9-13 zeigen Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips mit einer Speicherschaltung, die eine geteilte Steuervorrichtung aufweist, die konfiguriert ist, um einen Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung bereitzustellen.
    • Die 14-17 zeigen Querschnittsansichten einiger alternativer Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips mit einer Speicherschaltung, die eine geteilte Steuervorrichtung aufweist, die konfiguriert ist, um einen Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung bereitzustellen.
    • 18 zeigt ein Flussdiagramm einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips mit einer Speicherschaltung, die eine geteilte Steuervorrichtung aufweist, die konfiguriert ist, um einen Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung bereitzustellen.
  • DETAILLIERTE BESCHREIBUNG
  • In vielen modernen Speicherschaltungen wird ein differentielles Messen verwendet, um Daten aus einer Speicherschaltung zu lesen. Differentielles Messen ermöglicht, dass ein schwaches Signal einen starken Ausgangszustand erzeugt. Differentielles Messen verwendet zwei Datenleitungen für jedes aus einer Speicherzelle gelesene Bit. Die erste Datenleitung überträgt ein erstes Signal (z. B. ein niedriges Signal) und die zweite Datenleitung überträgt ein komplementäres zweites Signal (z. B. ein hohes Signal). Eine Differenz zwischen dem ersten und dem zweiten Signal wird durch einen Leseverstärker bestimmt und ein Datenzustand von „1“ oder „o“ wird aus der Differenz bestimmt. Differentielles Messen bietet eine Reihe von Vorteilen gegenüber dem Einzelleitungsmessen (z. B. dem Messen gegen eine Referenzspannung), wie z. B. genaueres Lesen aufgrund einer höheren Toleranz gegenüber Rauschen. Speicherschaltungen, die ein differentielles Messen ermöglichen, sind offenbart in der US 2012/0257445 A1 und in EMARA, A.; u.a.: Differential 1T2M MEMRISTOR Memory Cell for Single/Multi-Bit RRAM Modules. 6th Computer Science and Electronic Engineering Conference (CEEC) 2014, Seiten 69-72.
  • Speicherzellen, die ein differentielles Messen verwenden, haben jedoch im Allgemeinen größere Zellenmaße, da die Speicherzellen sowohl eine Zielvorrichtung als auch eine komplementäre Vorrichtung zum Speichern eines Datenzustands verwenden. Die größeren Zellenmaße bewirken, dass Speicherarrays eine größere Siliziumfläche verbrauchen, wodurch die Gesamtkosten eines integrierten Chips erhöht werden. Darüber hinaus müssen während des Betriebs eines Speicherarrays, der ein differentielles Messen verwendet, Daten sowohl in eine Zielvorrichtung als auch in eine komplementäre Vorrichtung geschrieben werden, um ein Datenbit zu speichern, wodurch er mit einer größeren Schreibzeit als bei einpoligen Messverfahren betrieben wird.
  • Die vorliegende Offenbarung bezieht sich auf eine Speicherschaltung mit einer geteilten Steuervorrichtung für den Zugriff sowohl auf eine Ziel- als auch eine Komplementärspeichervorrichtung eines Speicherarrays, die für den Betrieb mit differentiellem Messen konfiguriert ist, und ein zugehöriges Ausbildungsverfahren. In einigen Ausführungsformen weist die Speicherschaltung eine Steuervorrichtung auf, die in einem Substrat angeordnet ist. Die Steuervorrichtung hat einen ersten Anschluss, der mit einer Sourceleitung gekoppelt ist, einen zweiten Anschluss, der mit einer Wortleitung gekoppelt ist, und einen dritten Anschluss. Eine erste Speichervorrichtung ist über dem Substrat angeordnet und weist eine erste untere Elektrode auf, die von einer ersten oberen Elektrode durch eine erste Datenspeicherschicht getrennt ist. Die erste obere Elektrode ist mit dem dritten Anschluss gekoppelt und die erste untere Elektrode ist mit einer ersten Bitleitung gekoppelt. Eine zweite Speichervorrichtung ist über dem Substrat angeordnet und weist eine zweite untere Elektrode auf, die von einer zweiten oberen Elektrode durch eine zweite Datenspeicherschicht getrennt ist. Die zweite obere Elektrode ist mit der zweiten Bitleitung gekoppelt und die zweite untere Elektrode ist mit dem dritten Anschluss gekoppelt. Durch Verbinden der oberen Elektrode der ersten Speichervorrichtung und der unteren Elektrode der zweiten Speichervorrichtung mit einer gleichen Steuervorrichtung können Daten gleichzeitig sowohl in die erste (z. B. die Ziel-) als auch in die zweite (z. B. die komplementäre) Speichervorrichtung unter Verwendung einer Speicherzelle mit einem relativ geringen Fußabdruck geschrieben werden.
  • 1 zeigt ein schematisches Diagramm einiger Ausführungsformen einer Speicherschaltung 100 mit einer geteilten Steuervorrichtung, die konfiguriert ist, um Zugriff sowohl auf die Ziel- als auch die Komplementärspeichervorrichtung bereitzustellen.
  • Die Speicherschaltung 100 umfasst eine Zielspeichervorrichtung 102 und eine Komplementärspeichervorrichtung 104, die zwischen einer geteilten Sourceleitung SL und parallelen Bitleitungen BLr und BLc gekoppelt sind. Die Zielspeichervorrichtung 102 weist eine erste untere Elektrode 102a, die mit einem ersten Anschluss T1 gekoppelt ist, und eine erste obere Elektrode 102c auf, die mit einem zweiten Anschluss T2 gekoppelt ist. Die erste untere Elektrode 102a ist von der ersten oberen Elektrode 102c durch eine erste Datenspeicherschicht 102b getrennt. Die komplementäre Speichervorrichtung 104 weist eine zweite untere Elektrode 104a, die mit einem dritten Anschluss T3 gekoppelt ist, und eine zweite obere Elektrode 104c auf, die mit einem vierten Anschluss T4 gekoppelt ist. Die zweite untere Elektrode 104a ist von der zweiten oberen Elektrode 104c durch eine zweite Datenspeicherschicht 104b getrennt.
  • Die Zielspeichervorrichtung 102 und die Komplementärspeichervorrichtung 104 sind mit der geteilten Sourceleitung SL und mit den Bitleitungen BLT und BLC in Konfigurationen gekoppelt, die zueinander umgekehrt sind. Zum Beispiel sind der erste Anschluss T1 und der vierten Anschluss T4 mit der geteilten Sourceleitung SL mittels einer geteilten Steuervorrichtung 106 gekoppelt, so dass die erste untere Elektrode 102a und die zweite obere Elektrode 104c mit der geteilten Sourceleitung SL gekoppelt sind. Der zweite Anschluss T2 und der dritte Anschluss T3 sind mit den Bitleitungen BLT bzw. BLC gekoppelt, so dass die erste obere Elektrode 102c und die zweite untere Elektrode 104a mit einem ersten Eingang 108a und einem zweiter Eingang 108b eines Leseverstärkers 108 gleichzeitig selektiv gekoppelt werden können.
  • Ein Koppeln der Zielspeichervorrichtung 102 und der Komplementärspeichervorrichtung 104 mit der geteilten Sourceleitung SL und den Bitleitungen BLT und BLc in umgekehrten Konfigurationen führt zu Vorspannungen mit entgegengesetzter Polarität an der Zielspeichervorrichtung 102 und der Komplementärspeichervorrichtung 104. Zum Beispiel ermöglicht die umgekehrte Konfiguration während einer Schreiboperation, dass eine erste Potentialdifferenz zwischen der ersten unteren Elektrode 102a und der ersten oberen Elektrode 102c der Zielspeichervorrichtung 102 angelegt wird und eine zweite Potenzialdifferenz mit entgegengesetztem Vorzeichen wie die erste Potentialdifferenz zwischen der zweiten unteren Elektrode 104a und der zweiten oberen Elektrode 104c der Komplementärspeichervorrichtung 104 angelegt wird. Die entgegengesetzten Potenzialdifferenzen ermöglichen es, dass verschiedene Datenzustände in die Zielspeichervorrichtung 102 und die Komplementärspeichervorrichtung 104 unter Verwendung der geteilten Steuervorrichtung 106 gleichzeitig parallel geschrieben werden, wodurch die Speicherschaltung 100 mit kleinen Maßen und einer schnellen Schreibzeit versehen wird.
  • 2 zeigt eine Querschnittsansicht einiger Ausführungsformen einer Speicherschaltung 200 mit einer geteilten Steuervorrichtung, die konfiguriert ist, um einen Zugriff sowohl auf eine Ziel- als auch eine Komplementärspeichervorrichtung bereitzustellen.
  • Die Speicherschaltung 200 umfasst eine geteilte Steuervorrichtung 204, die in einem Substrat 202 angeordnet ist. In verschiedenen Ausführungsformen kann die geteilte Steuervorrichtung 204 einen MOSFET, einen Bipolartransistor (BJT), einen Transistor mit hoher Elektronenbeweglichkeit (HEMT) oder eine ähnliche Vorrichtung umfassen. Die geteilte Steuervorrichtung 204 weist einen ersten Anschluss, der mit einer Sourceleitung SL gekoppelt ist, einen zweiten Anschluss, der mit einer Wortleitung WL gekoppelt ist, und einen dritten Anschluss auf. In einigen Ausführungsformen, in denen die geteilte Steuervorrichtung 204 einen MOSFET umfasst, kann der erste Anschluss einen ersten Source/Drain-Bereich 204a, der zweite Anschluss eine Gatestruktur 204g und der dritte Anschluss einen zweiten Source/Drain-Bereich 204b umfassen. In einigen Ausführungsformen kann die geteilte Steuervorrichtung 204 in einem Speicherzellenbereich 207 angeordnet sein, der zwischen Isolationsbereichen 206 (z. B. flachen Grabenisolationsbereichen) in dem Substrat 202 angeordnet ist.
  • Eine dielektrische Struktur 210 ist über dem Substrat 202 angeordnet. Eine Mehrzahl von leitfähigen Verbindungsschichten 208 sind von der dielektrischen Struktur 210 umgeben. Die Mehrzahl von leitfähigen Verbindungsschichten 208 koppeln den dritten Anschluss der geteilten Steuervorrichtung 204 mit einer Zielspeichervorrichtung 102 und einer Komplementärspeichervorrichtung 104 in der dielektrischen Struktur 210. In einigen Ausführungsformen sind die Zielspeichervorrichtung 102 und die Komplementärspeichervorrichtung 104 direkt über dem Speicherzellenbereich 207 angeordnet, wodurch die Speicherzelle mit einem geringen Fußabdruck versehen ist. In verschiedenen Ausführungsformen können die Zielspeichervorrichtung 102 und die Komplementärspeichervorrichtung 104 RRAM- (resistive Direktzugriffsspeicher) -Vorrichtungen, PCRAM- (Phasenänderungs-Direktzugriffsspeicher) -Vorrichtungen, FRAM- (ferroelektrische Direktzugriffsspeicher) -Vorrichtungen, MRAM- (magnetoresistive Direktzugriffsspeicher) -Vorrichtungen, CBRAM- (leitfähige Überbrückungs-Direktzugriffsspeicher) -Vorrichtungen oder Kohlenstoffnanoröhren-(CNT) -Speichervorrichtungen oder dergleichen umfassen.
  • Die Zielspeichervorrichtung 102 weist eine erste obere Elektrode UE1, die mit dem dritten Anschluss über einen ersten leitfähigen Pfad gekoppelt ist, der die Mehrzahl von leitfähigen Verbindungsschichten 208 umfasst, eine erste untere Elektrode LE1 , die mit einer ersten Bitleitung BL1 gekoppelt ist, und eine erste Datenspeicherschicht DL1 auf, die zwischen der ersten oberen Elektrode UE1 und der ersten unteren Elektrode LE1 angeordnet ist. Die erste Bitleitung BL1 ist so konfiguriert, dass sie selektiv mit einem ersten Eingang 108a eines Leseverstärkers 108 gekoppelt wird. Die Komplementärspeichervorrichtung 104 umfasst eine zweite untere Elektrode LE2, die mit dem dritten Anschluss über einen zweiten leitfähigen Pfad gekoppelt ist, der die Mehrzahl von leitfähigen Verbindungsschichten umfasst, eine zweite obere Elektrode UE1 , die mit einer zweiten Bitleitung BL2 gekoppelt ist, und eine zweite Datenspeicherschicht DL2, die zwischen der zweiten oberen Elektrode UE2 und der zweiten unteren Elektrode LE1 angeordnet ist. Die zweite Bitleitung BL2 so konfiguriert, dass sie selektiv mit einem zweiten Eingang 108b des Leseverstärkers 108 gekoppelt wird.
  • In einigen Ausführungsformen können der erste leitfähige Pfad und der zweite leitfähige Pfad einen gleichen leitfähigen Pfad 212 umfassen. In anderen Ausführungsformen kann der erste leitfähige Pfad eine Teilmenge des zweiten leitfähigen Pfads sein. Der erste und der zweite leitfähige Pfad können einen leitfähigen Draht (der sich parallel zu einer oberen Fläche des Substrats 202 erstreckt) und eine leitfähige Durchkontaktierung (die sich senkrecht zu der oberen Fläche des Substrats 202 erstreckt) aufweisen.
  • Die 3A-3D zeigen einige Ausführungsformen von schematischen Diagrammen, die den Betrieb einer offenbarten Speicherschaltung zeigen.
  • 3A zeigt ein schematisches Diagramm 300 eines Beispiels einer ersten Schreiboperation zum Schreiben eines hohen Datenzustands in eine Zielspeichervorrichtung 102 und eines niedrigen Datenzustands in eine Komplementärspeichervorrichtung 104.
  • Die erste Schreiboperation wird durchgeführt, indem eine erste Wortleitungsspannung VWL 1 ungleich Null an die Wortleitung WL, eine erste Bitleitungsspannung VBL 1 ungleich Null an die Bitleitung BL und eine Sourceleitungsspannung VSLo im Wesentlichen gleich Null an die Sourceleitung SL angelegt werden. Die erste Wortleitungsspannung VWL 1 ungleich Null schaltet die Steuervorrichtung 106 ein, um einen leitfähigen Pfad zwischen der Sourceleitung SL und der Zielspeichervorrichtung 102 und zwischen der Sourceleitung SL und der Komplementärspeichervorrichtung 104 zu bilden.
  • Die erste Bitleitungsspannung ungleich Null VBL 1 und die Sourceleitungsspannung VSLo im Wesentlichen gleich Null bilden eine erste Potentialdifferenz zwischen einer unteren Elektrode LE1 und einer oberen Elektrode UE1 der Zielspeichervorrichtung 102. Die erste Potentialdifferenz bewirkt, dass ein hoher Datenzustand (z. B. eine „1“) in die Zielspeichervorrichtung 102 geschrieben wird. Die erste Bitleitungsspannung ungleich Null VBL 1 und die Sourceleitungsspannung VSLo im Wesentlichen gleich Null bilden auch eine zweite Potentialdifferenz zwischen einer unteren Elektrode LE2 und einer oberen Elektrode UE2 der Komplementärspeichervorrichtung 104, die ein entgegengesetztes Vorzeichen wie die erste Potentialdifferenz hat. Die zweite Potentialdifferenz bewirkt, dass ein niedriger Datenzustand (z. B. eine „o“) in die Komplementärspeichervorrichtung 104 geschrieben wird.
  • 3B zeigt ein schematisches Diagramm 302 eines Beispiels einer zweiten Schreiboperation zum Schreiben eines niedrigen Datenzustands in eine Zielspeichervorrichtung 102 und eines hohen Datenzustands in eine Komplementärspeichervorrichtung 104.
  • Die zweite Schreiboperation wird durchgeführt, indem eine zweite Wortleitungsspannung VWL 2 ungleich Null an die Wortleitung WL, eine Bitleitungsspannung VBLo im Wesentlichen gleich Null an die Bitleitung BL und eine erste Sourceleitungsspannung VSL 1 ungleich Null an die Sourceleitung SL angelegt werden. Die zweite Wortleitungsspannung VWL 2 ungleich Null schaltet die Steuervorrichtung 106 ein, um einen leitfähigen Pfad zwischen der Sourceleitung SL und der Zielspeichervorrichtung 102 und zwischen der Sourceleitung SL und der Komplementärspeichervorrichtung 104 zu bilden.
  • Die Bitleitungsspannung VBLo im Wesentlichen gleich Null und die erste Sourceleitungsspannung SL1 ungleich Null bilden eine erste Potentialdifferenz zwischen der unteren Elektrode LE1 und der oberen Elektrode UE1 der Zielspeichervorrichtung 102. Die erste Potentialdifferenz schreibt einen niedrigen Datenzustand (z. B. eine „o“) in die Zielspeichervorrichtung 102. Die Bitleitungsspannung VBLo im Wesentlichen gleich Null und die erste Sourceleitungsspannung VSL 1 ungleich Null bilden auch eine zweite Potentialdifferenz zwischen der unteren Elektrode LE2 und der oberen Elektrode UE2 der Komplementärspeichervorrichtung 104, die ein entgegengesetztes Vorzeichen wie die erste Potentialdifferenz hat. Die zweite Potentialdifferenz bewirkt, dass ein hoher Datenzustand (z. B. eine „1“) in die Komplementärspeichervorrichtung 104 geschrieben wird.
  • Die 3C-3D zeigen schematische Darstellungen 304 und 306 von beispielhaften Leseoperationen, um einen Datenzustand aus einer Zielspeichervorrichtung zu lesen. Es wird ersichtlich, dass bei den in den 3C-3D gezeigten Leseoperationen die beschriebenen Vorspannungsbedingungen das Lesen von Daten aus der Zielspeichervorrichtung 102 entlang der Bitleitungen ermöglichen. In einigen alternativen Ausführungsformen können Daten jedoch aus der Zielspeichervorrichtung entlang der Sourceleitungen gelesen werden. In solchen Ausführungsformen wird eine Vorspannung ungleich Null an die Sourceleitung SL angelegt.
  • In einigen Ausführungsformen kann eine Leseoperation durch Anlegen einer dritten Wortleitungsspannung VWL 3 ungleich Null an die Wortleitung WL und einer zweiten Bitleitungsspannung VBL 2 ungleich Null an die Bitleitung BL durchgeführt werden. Die zweite Wortleitungsspannung VWL 2 ungleich Null schaltet die Steuervorrichtung 106 ein, um einen leitfähigen Pfad zwischen der Sourceleitung SL und der Zielspeichervorrichtung 102 und zwischen der Sourceleitung SL und der Komplementärspeichervorrichtung 104 zu bilden.
  • Wie in dem schematischen Diagramm 304 von 3C gezeigt ist, werden, wenn die Zielspeichervorrichtung 102 einen hohen Datenzustand speichert, die in der Zielspeichervorrichtung 102 gespeicherten Ladungen bewirken, dass ein erster Strom IT an einen ersten Eingang 108a eines Leseverstärkers 108 mittels einer Zielbitleitung BLT und ein zweiter Strom IC < IT an einen zweiten Eingang 108b des Leseverstärkers 108 mittels einer komplementären Bitleitung BLc übertragen wird. Der Leseverstärker 108 ist so konfiguriert, dass er den ersten Strom IT mit dem zweiten Strom IC vergleicht und basierend auf dem Vergleich ein Signal ausgibt, das einem hohen Datenzustand entspricht (z. B. eine „1“).
  • Wie in dem schematischen Diagramm 306 von 3D gezeigt ist, werden, wenn die Zielspeichervorrichtung 102 einen niedrigen Datenzustand speichert, die in der Zielspeichervorrichtung 102 gespeicherten Ladungen bewirken, dass ein erster Strom IT an den ersten Eingang 108a des Leseverstärkers 108 über die Zielbitleitung BLT und ein zweiter Strom IC > IT über die komplementäre Bitleitung BLC an den zweiten Eingang 108b des Leseverstärkers 108 übertragen wird. Der Leseverstärker 108 ist so konfiguriert, dass er den ersten Strom I T mit dem zweiten Strom IC vergleicht und basierend auf dem Vergleich ein Signal ausgibt, das einem niedrigen Datenzustand entspricht (z. B. eine „o“).
  • 4 zeigt ein schematisches Diagramm einiger Ausführungsformen einer Speicherschaltung 400, die geteilte Transistoren aufweist, die konfiguriert sind, um Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung bereitzustellen.
  • Die Speicherschaltung 400 umfasst einen Speicherarray 402 mit einer Mehrzahl von Zielspeichervorrichtungen 404 (die z. B. den Zielspeichervorrichtungen 102 entsprechen) und einer Mehrzahl von Komplementärspeichervorrichtungen 406 (die z. B. den Komplementärspeichervorrichtungen 104 entsprechen). Die Zielspeichervorrichtungen 404 und die Komplementärspeichervorrichtungen 406 sind in dem Speicherarray 402 in Zeilen und/oder Spalten angeordnet. Die Zielspeichervorrichtungen 404 und Komplementärspeichervorrichtungen 406 in einer Zeile sind operativ mit einer der Wortleitungen WL1 -WLm gekoppelt. Die Zielspeichervorrichtungen 404 in einer Spalte sind operativ mit einer der Bitleitungen BL1 -BLn und einer der Sourceleitungen SL1 -SLn , gekoppelt, während die Komplementärspeichervorrichtungen 406 in einer Spalte operativ mit einer der komplementären Bitleitungen BL1C-BLnC und einer der Sourceleitungen SL1 -SLn gekoppelt sind.
  • Die Zugriffstransistoren 408 sind mit den Zielspeichervorrichtungen 404 und mit den Komplementärspeichervorrichtungen 406 gekoppelt. In einigen Ausführungsformen weisen die Zielspeichervorrichtungen 404 einen ersten Anschluss 404a, der eine obere Elektrode mit einer der Bitleitungen BL1 -BLn , koppelt, und einen zweiten Anschluss 404b auf, der eine untere Elektrode mit einem ersten Anschluss des Zugriffstransistors 408 koppelt. Die Komplementärspeichervorrichtungen 406 weisen auch einen ersten Anschluss 406a, der eine untere Elektrode mit einer der komplementären Bitleitungen BL1C-BLnC koppelt, und einen zweiten Anschluss auf, der eine obere Elektrode mit dem ersten Anschluss des Zugriffstransistors 408 koppelt. Der Zugriffstransistor 408 weist ferner ein Gate, das mit einer der Wortleitungen WL1 -WLm gekoppelt ist, und eine Source auf, die mit einer der Sourceleitungen SL1 -SLn gekoppelt ist.
  • Der Speicherarray 402 ist mit einer Unterstützungsschaltung verbunden, die konfiguriert ist, um Daten aus den Zielspeichervorrichtungen 404 und den Komplementärspeichervorrichtungen 406 zu lesen und/oder auf sie zu schreiben. In einigen Ausführungsformen umfasst die Unterstützungsschaltung einen Wortleitungsdekodierer 410, einen Bitleitungsdekodierer 412, eine Messschaltung 414, die einen oder mehrere Leseverstärker umfasst, und eine Steuereinheit 416. Der Wortleitungsdekodierer 410 ist so konfiguriert, dass er selektiv ein Signal (zum Beispiel Strom und/oder Spannung) an eine der Wortleitungen WLi-WL2 anlegt, und der Bitleitungsdekodierer 412 ist so konfiguriert, dass er selektiv ein Signal an eine der Mehrzahl von Bitleitungen BL1 -BL2 basierend auf einer Adresse ADDR anlegt, die von der Steuereinheit 416 empfangen wurde. Durch selektives Anlegen von Signalen an die Wortleitungen WL1 -WL2 , und die Bitleitungen BL1 -BL2 kann die Unterstützungsschaltung Setz-Zurücksetz- und Leseoperationen auf Ausgewählte der Zielspeichervorrichtungen 404 und/oder der Komplementärspeichervorrichtungen 406 anwenden, wie oben beschrieben.
  • Die 5-6 zeigen Querschnittsansichten einiger Ausführungsformen von Speicherschaltungen mit einer Ziel-RRAM-Vorrichtung (die z. B. 102 entspricht) und einer komplementären RRAM-Vorrichtung (die z. B. 104 entspricht), die mit einem geteilten Zugriffstransistor (die z. B. 204 entspricht) gekoppelt sind. Es versteht sich, dass die RRAM-Schaltungen 500 und 600, die in den 5-6 gezeigt sind, nicht einschränkende Beispiele von RRAM-Schaltungen sind, die einen geteilten Zugriffstransistor aufweisen, und dass in anderen Ausführungsformen RRAM-Schaltungen eine andere Architektur haben können, während sie immer noch einen geteilten Zugriffstransistor aufweisen.
  • 5 zeigt eine Querschnittsansicht einiger Ausführungsformen einer RRAM-Schaltung 500 mit einem geteilten Transistor für den Zugriff auf eine Ziel- und eine komplementäre RRAM-Vorrichtung.
  • Die RRAM-Schaltung 500 umfasst einen Zugriffstransistor 503, der in einem Substrat 202 angeordnet ist. In einigen Ausführungsformen kann der Zugriffstransistor 503 in einem Wannenbereich 502 angeordnet sein. Der Zugriffstransistor 503 umfasst einen Source-Bereich 504s, einen Drain-Bereich 504d, der von dem Source-Bereich 504s durch einen Kanalbereich 505 getrennt ist, und eine Gatestruktur 506, die über dem Kanalbereich 505 angeordnet ist. Die Gatestruktur 506 umfasst eine Gateelektrode 510, die von dem Kanalbereich 505 durch eine Gatedielektrikumsschicht 508 getrennt ist.
  • Eine erste Zwischenschicht-Dielektrikums- (ILD) -Struktur 512 ist über dem Substrat 202 angeordnet. In einigen Ausführungsformen kann die erste ILD-Struktur 512 eine oder mehrere gestapelte dielektrische Schichten umfassen (z. B. eine Oxidschicht, eine low-k-dielektrische Schicht und/oder eine ultra-low-k-dielektrische Schicht). Die eine oder mehreren gestapelten dielektrischen Schichten können durch eine Ätzstoppschicht (nicht gezeigt) voneinander getrennt sein. Eine erste Mehrzahl von Verbindungsschichten 514 (z. B. Kontakt-, Draht- und Durchkontaktierungsschichten) sind von der ersten ILD-Struktur 512 umgeben. In einigen Ausführungsformen kann die erste Mehrzahl von Verbindungsschichten 514 Kupfer, Wolfram und/oder Aluminium umfassen. Die erste Mehrzahl von Verbindungsschichten 514 sind so konfiguriert, dass sie den Source-Bereich 504s mit einer Sourceleitung SL und die Gateelektrode 510 mit einer Wortleitung WL koppeln. In einigen Ausführungsformen kann die Sourceleitung SL auf einer zweiten Metalldrahtschicht angeordnet sein und die Wortleitung WL auf der ersten Metalldrahtschicht angeordnet sein.
  • Eine Ziel-RRAM-Vorrichtung 516 ist in einer zweiten ILD-Struktur 518 über der ersten ILD-Struktur 512 angeordnet. Die Ziel-RRAM-Vorrichtung 516 umfasst eine untere Elektrode 516b, eine Datenspeicherstruktur 516c mit einem variablen Widerstand und eine obere Elektrode 516e. In einigen Ausführungsformen kann die Ziel-RRAM-Vorrichtung 516 ferner eine untere Isolierschicht 516a, die einen unteren Teil der unteren Elektrode 516b umgibt, eine Deckschicht 516d zwischen der Datenspeicherstruktur 516c und der oberen Elektrode 516e, Seitenwandabstandshalter 516f auf gegenüberliegenden Seiten der oberen Elektrode 516e, eine Maskierungsschicht 516g über der oberen Elektrode 516e und/oder eine obere Isolierschicht 516h über der Maskierungsschicht 516g umfassen. Die untere Elektrode 516b ist mit einer Zielbitleitung BLr durch eine oder mehrere der ersten Mehrzahl von Verbindungsschichten 514 gekoppelt. In einigen Ausführungsformen kann die Zielbitleitung BLr auf einer dritten Metalldrahtschicht angeordnet sein. Eine zweite ILD-Struktur 518 ist über der Ziel-RRAM-Vorrichtung 516 angeordnet und eine zweite Mehrzahl von Verbindungsschichten 520 sind in der zweiten ILD-Struktur 518 angeordnet. Die zweite Mehrzahl von Verbindungsschichten 520 sind so konfiguriert, dass sie die obere Elektrode 516e der Ziel-RRAM-Vorrichtung 516 über die erste Mehrzahl von Verbindungsschichten 514 mit dem Drain-Bereich 504d koppeln.
  • In einigen Ausführungsformen können die untere Elektrode 516b und die obere Elektrode 516e ein Metall wie Tantal (Ta) und/oder Titan (Ti) umfassen. In einigen Ausführungsformen kann die Datenspeicherstruktur 516c ein High-k-Dielektrikum umfassen, wie beispielsweise Titan-Aluminiumoxid, Hafnium-Tantaloxid, Zirkonium-Lanthanoxid oder andere geeignete Materialien. In einigen Ausführungsformen kann die Deckschicht 516d ein Metall (z. B. Titan (Ti), Hafnium (Hf), Platin (Pt), Aluminium (Al)) oder ein Metalloxid (z. B. Titanoxid (TiO), Hafniumoxid (HfO), Zirkoniumoxid (ZrO), Germaniumoxid (GeO), Cäsiumoxid (CeO)) oder andere geeignete Materialien umfassen. In einigen Ausführungsformen kann die Maskierungsschicht 516g eine Siliziumoxynitrid- (SiON) -Hartmaskenschicht, eine Siliziumdioxid- (SiO2) -Hartmaskenschicht, eine PE-SiN-Hartmaske oder andere geeignete Materialien umfassen.
  • Eine komplementäre RRAM-Vorrichtung 522 ist in einer dritten ILD-Struktur 524 über der zweiten ILD-Struktur 518 angeordnet. Die komplementäre RRAM-Vorrichtung 522 umfasst eine untere Elektrode 522b, eine Datenspeicherstruktur 522c, die über der unteren Elektrode 522b angeordnet ist, und eine obere Elektrode 522e, die über der Datenspeicherstruktur 522c angeordnet ist. In einigen Ausführungsformen kann die komplementäre RRAM-Vorrichtung 522 auch eine untere Isolationsschicht 522a, die einen unteren Teil der unteren Elektrode 522b umgibt, eine Deckschicht 522d, die zwischen der Datenspeicherstruktur 522c und der oberen Elektrode 522e angeordnet ist, Seitenwandabstandshalter 522f, die auf gegenüberliegenden Seiten der oberen Elektrode 522e angeordnet sind, eine Maskierungsschicht 522g, die über der oberen Elektrode 522e angeordnet ist, und/oder eine obere Isolierschicht 522h umfassen, die über der Maskierungsschicht 522g angeordnet sein kann.
  • Die zweite Mehrzahl von Verbindungsschichten 520 sind so konfiguriert, dass sie die untere Elektrode 522b der komplementären RRAM-Vorrichtung 522 mit dem Drain-Bereich 504d über die erste Mehrzahl von Verbindungsschichten 514 koppeln. In einigen Ausführungsformen können die zweite Mehrzahl von Verbindungsschichten 520 einen Metalldraht umfassen, der sich zwischen der oberen Elektrode 516e und der unteren Elektrode 522b erstreckt. Eine dritte ILD-Struktur 524 ist über der komplementären RRAM-Vorrichtung 522 angeordnet. Die dritte ILD-Struktur 524 umgibt eine dritte Mehrzahl von Verbindungsschichten 526, die so konfiguriert sind, dass sie die obere Elektrode 522e mit einer komplementären Bitleitung BLc koppeln. In einigen Ausführungsformen kann die dritte ILD-Struktur 524 eine ILD-Schicht (die z. B. ein einziges Dielektrikum aufweist) umfassen, die durch eine Ätzstoppschicht von der zweiten ILD-Struktur 518 getrennt ist. In einigen Ausführungsformen kann die komplementäre Bitleitung BLc auf einer fünften Metalldrahtschicht angeordnet sein.
  • Die Ziel-RRAM-Vorrichtung 516 und die komplementäre RRAM-Vorrichtung 522 sind in unterschiedlicher Höhe in Bezug auf das Substrat 202 angeordnet. Zum Beispiel weist die Ziel-RRAM-Vorrichtung 516 eine unterste Fläche auf, die näher am Substrat 202 liegt als eine unterste Fläche der komplementären RRAM-Vorrichtung 522. In einigen Ausführungsformen kann die komplementäre RRAM-Vorrichtung 522 direkt über der Ziel-RRAM-Vorrichtung 516 angeordnet sein. In einigen Ausführungsformen kann die komplementäre RRAM-Vorrichtung 522 direkt über dem Zugriffstransistor 503 angeordnet sein. In einigen Ausführungsformen können die komplementäre RRAM-Vorrichtung 522 und die Ziel-RRAM-Vorrichtung 516 seitlich voneinander versetzt sein, jedoch oberhalb eines Speicherzellenbereichs zwischen den Isolationsbereichen 206 in dem Substrat 202 angeordnet sein. Das Anordnen der Ziel-RRAM-Vorrichtung 516 und der komplementären RRAM-Vorrichtung 522 an unterschiedlichen vertikalen Positionen kann ermöglichen, dass die Speicherzelle einen kleinen Fußabdruck erreicht.
  • 6 zeigt eine Querschnittsansicht einiger alternativer Ausführungsformen einer RRAM-Schaltung 600 mit einem geteilten Transistor für den Zugriff auf eine Ziel- und eine komplementäre RRAM-Zelle.
  • Die RRAM-Schaltung 600 umfasst einen Zugriffstransistor 503, der in einem Substrat 202 angeordnet ist und einen Source-Bereich 504s, einen Drain-Bereich 504d und eine Gatestruktur 506 aufweist. Eine erste ILD-Struktur 602 ist über dem Substrat 202 angeordnet. In einigen Ausführungsformen ist eine erste Mehrzahl von Verbindungsschichten 604 von der ersten ILD-Struktur 602 umgeben. Die erste Mehrzahl von Verbindungsschichten 604 sind so konfiguriert, dass sie den Source-Bereich 504s mit einer Sourceleitung SL und die Gateelektrode 510 mit einer Wortleitung WL koppeln.
  • Eine zweite ILD-Struktur 614 befindet sich über der ersten ILD-Struktur 602 und umgibt eine Ziel-RRAM-Vorrichtung 608, eine komplementäre RRAM-Vorrichtung 610 und eine zweite Mehrzahl von Verbindungsschichten 616. Eine horizontale Ebene, die sich parallel zu einer oberen Fläche des Substrats 202 erstreckt, erstreckt sich durch die Ziel-RRAM-Vorrichtung 608 und die komplementäre RRAM-Vorrichtung 610. In einigen Ausführungsformen kann die zweite ILD-Struktur 614 eine ILD-Schicht (die z. B. ein einziges Dielektrikum aufweist) umfassen, die von der ersten ILD-Struktur 602 durch eine Ätzstoppschicht getrennt ist.
  • Die Ziel-RRAM-Vorrichtung 608 umfasst eine untere Elektrode 608a, eine Datenspeicherstruktur 608b mit einem variablen Widerstand und eine obere Elektrode 608d, die über der Datenspeicherstruktur 608b angeordnet ist. In einigen Ausführungsformen kann die Ziel-RRAM-Vorrichtung 608 ferner eine Deckschicht 608c, die zwischen der Datenspeicherstruktur 608b und der oberen Elektrode 608d angeordnet ist, Seitenwandabstandshalter 608e, die auf gegenüberliegenden Seiten der oberen Elektrode 608d angeordnet sind, und/oder eine Maskierungsschicht 608f über der oberen Elektrode 608d aufweisen. Die untere Elektrode 608a ist über die erste Mehrzahl von Verbindungsschichten 604 mit einer Zielbitleitung BLr gekoppelt. Die obere Elektrode 608d ist über die erste Mehrzahl von Verbindungsschichten 604 und die zweite Mehrzahl von Verbindungsschichten 616 mit dem Drain-Bereich 504d gekoppelt.
  • Die komplementäre RRAM-Vorrichtung 610 umfasst eine untere Elektrode 610a, eine Datenspeicherstruktur 610b, die über der unteren Elektrode 610a angeordnet ist, und eine obere Elektrode 610d, die über der Datenspeicherstruktur 610b angeordnet ist. In einigen Ausführungsformen kann die komplementäre RRAM-Vorrichtung 610 ferner eine Deckschicht 610c, die zwischen der Datenspeicherstruktur 610b und der oberen Elektrode 610d angeordnet ist, Seitenwandabstandshalter 610e, die auf gegenüberliegenden Seiten der oberen Elektrode 610d angeordnet sind, und/oder eine Maskierungsschicht 610f umfassen, die über der oberen Elektrode 610d angeordnet ist. In einigen Ausführungsformen sind die Ziel-RRAM-Vorrichtung 608 und die komplementäre RRAM-Vorrichtung 610 über einer unteren Isolierschicht 606 angeordnet und durch eine obere Isolierschicht 612 bedeckt. Die untere Elektrode 610a ist über die erste Mehrzahl von Verbindungsschichten 604 mit dem Drain-Bereich 504d gekoppelt. Die obere Elektrode 610d ist mit einer komplementären Bitleitung BLc über die zweite Mehrzahl von Verbindungsschichten 616 gekoppelt.
  • Es versteht sich, dass, obwohl die RRAM-Schaltungen 500 und 600 so beschrieben sind, dass sie komplementäre und Ziel-RRAM-Vorrichtungen an bestimmten Positionen aufweisen, in anderen Ausführungsformen die Positionen der komplementären und der Ziel-RRAM-Vorrichtung vertauscht sein können. Zum Beispiel kann sich in einigen Ausführungsformen eine Ziel-RRAM-Vorrichtung über einer komplementären RRAM-Vorrichtung befinden.
  • 7 zeigt eine Tabelle 700, die einige Ausführungsformen von Betriebsbedingungen einer RRAM-Schaltung zeigt, die einen geteilten Transistor für den Zugriff auf eine Ziel- und eine komplementäre RRAM-Vorrichtung aufweist. Die Tabelle 700 umfasst eine erste Spalte 702, die beispielhafte Vorspannungsbedingungen beschreibt, um eine Ziel-RRAM-Vorrichtung auf einen hohen Datenzustand (z. B. entsprechend einer logischen „1“) zu setzen und eine komplementäre RRAM-Vorrichtung auf einen niedrigen Datenzustand (z. B. entsprechend einer logischen „o“) zurückzusetzen, einer zweiten Spalte 704, die beispielhafte Vorspannungsbedingungen beschreibt, um eine Ziel-RRAM-Vorrichtung auf einen niedrigen Datenzustand zurückzusetzen und eine komplementäre RRAM-Vorrichtung auf einen hohen Datenzustand zu setzen, und eine dritte Spalte 706, die beispielhafte Vorspannungsbedingungen beschreibt, um Daten aus einer Ziel-RRAM-Vorrichtung zu lesen.
  • Die 8A-8C zeigen Flussdiagramme einiger Ausführungsformen von Verfahren zum Betreiben einer RRAM-Schaltung mit einem geteilten Transistor für den Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung. Es versteht sich, dass in einigen nicht einschränkenden Ausführungsformen die Verfahren zum Betreiben einer RRAM-Schaltung auf die RRAM-Schaltungen 500 und/oder 600 der 5-6 angewendet werden können.
  • 8A zeigt ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 800 zum Schreiben eines hohen Datenzustands in eine RRAM-Speicherzelle in einer Speicherschaltung mit einer geteilten Steuervorrichtung, die konfiguriert ist, um Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung bereitzustellen. Die Spalte 702 der Tabelle 700 zeigt einige Beispiele von Vorspannungsbedingungen, die zu den Vorgängen 802 bis 806 des Verfahrens 800 gehören.
  • Bei 802 wird eine Wortleitungsspannung ungleich Null an ein Gate eines Zugriffstransistors angelegt, der einen ersten Source/Drain-Anschluss aufweist, der mit einer unteren Elektrode einer Zielvorrichtung und einer oberen Elektrode einer komplementären Vorrichtung gekoppelt ist.
  • Bei 804 wird eine Bitleitungsspannung ungleich Null gleichzeitig an eine obere Elektrode der Zielvorrichtung und eine untere Elektrode der komplementären Vorrichtung angelegt.
  • Bei 806 wird eine Sourceleitungsspannung im Wesentlichen gleich Null an einen zweiten Source/Drain-Anschluss des Zugriffstransistors angelegt. Die Sourceleitungsspannung im Wesentlichen gleich Null bewirkt, dass die untere Elektrode der Zielvorrichtung auf einem niedrigen Spannungspotential gehalten wird, wodurch die Zielvorrichtung in einen hohen Datenzustand versetzt wird. Die Sourceleitungsspannung im Wesentlichen gleich Null bewirkt auch, dass die obere Elektrode der komplementären Vorrichtung auf einem niedrigen Spannungspotential gehalten wird, was die komplementäre Vorrichtung in einen niedrigen Datenzustand versetzt.
  • 8B zeigt ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 808 zum Schreiben eines niedrigen Datenzustands in eine Zielspeichervorrichtung einer Speicherschaltung mit einer geteilten Steuervorrichtung zum Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung. Die Spalte 704 der Tabelle 700 zeigt einige Beispiele von Vorspannungsbedingungen, die zu den Vorgängen 810-814 des Verfahrens 808 gehören.
  • Bei 810 wird eine Wortleitungsspannung ungleich Null an ein Gate eines Zugriffstransistors angelegt, der einen ersten Source/Drain-Anschluss aufweist, der mit einer unteren Elektrode einer Zielvorrichtung und einer oberen Elektrode einer komplementären Vorrichtung gekoppelt ist.
  • Bei 812 wird gleichzeitig eine Bitleitungsspannung im Wesentlichen gleich Null an eine obere Elektrode der Zielvorrichtung und eine untere Elektrode der komplementären Vorrichtung angelegt.
  • Bei 814 wird eine Sourceleitungsspannung ungleich Null an einen zweiten Source/Drain-Anschluss des Zugriffstransistors angelegt. Die Sourceleitungsspannung ungleich Null bewirkt, dass die untere Elektrode der Zielvorrichtung auf einem hohen Spannungspotential gehalten wird, wodurch die Zielvorrichtung in einen niedrigen Datenzustand versetzt wird. Die Sourceleitungsspannung ungleich Null bewirkt auch, dass die obere Elektrode der komplementären Vorrichtung auf einem hohen Spannungspotential gehalten wird, wodurch die komplementäre Vorrichtung in einen hohen Datenzustand versetzt wird.
  • 8C zeigt ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 816 zum Lesen eines Datenzustands aus einer Zielspeichervorrichtung einer Speicherschaltung mit einer geteilten Steuervorrichtung für den Zugriff auf eine Ziel- und eine Komplementärspeichervorrichtung. Die Spalte 706 der Tabelle 700 zeigt einige Beispiele von Vorspannungsbedingungen, die zu den Vorgängen 818-822 des Verfahrens 816 gehören.
  • Bei 818 wird eine Wortleitungsspannung ungleich Null an ein Gate eines Zugriffstransistors angelegt, der einen ersten Source/Drain-Anschluss aufweist, der mit einer unteren Elektrode einer Zielvorrichtung und einer oberen Elektrode einer komplementären Vorrichtung gekoppelt ist.
  • Bei 820 wird eine Bitleitungsspannung ungleich Null gleichzeitig an eine obere Elektrode der Zielvorrichtung und eine untere Elektrode der komplementären Vorrichtung angelegt.
  • Bei 822 wird eine Sourceleitungsspannung im Wesentlichen gleich Null an einen zweiten Source/Drain-Anschluss des Zugriffstransistors angelegt.
  • Die 9-13 zeigen Querschnittsansichten 900-1300 einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips, der eine Speicherschaltung umfasst, die einen geteilten Transistor zum Zugriff sowohl auf eine Ziel- als auch eine komplementäre Vorrichtung aufweist. Obwohl die 9-13 in Bezug auf ein bestimmtes Verfahren beschrieben sind, ist zu erkennen, dass die in den 9-13 gezeigten Strukturen nicht auf ein solches Verfahren beschränkt sind, sondern stattdessen als Strukturen allein stehen können, die von dem Verfahren unabhängig sind.
  • Wie in der Querschnittsansicht 900 von 9 gezeigt ist, ist eine Steuervorrichtung 902 in einem Substrat 202 ausgebildet. In einigen Ausführungsformen kann die Steuervorrichtung 902 eine Transistorvorrichtung umfassen. Zum Beispiel kann die Steuervorrichtung 902 in verschiedenen Ausführungsformen einen MOSFET, einen Bipolartransistor (BJT), einen Transistor mit hoher Elektronenbeweglichkeit (HEMT) oder eine ähnliche Vorrichtung umfassen. In verschiedenen Ausführungsformen kann das Substrat 202 eine beliebige Art von Halbleiterkörper (z. B. Silizium, SiGe, SOI usw.) sein, wie z. B. ein Halbleiterwafer und/oder ein oder mehrere Chips auf einem Wafer sowie jede andere Art von damit verbundenen Halbleiter- und/oder Epitaxieschichten.
  • In einigen Ausführungsformen kann die Steuervorrichtung 902 einen Transistor aufweisen, der durch Abscheiden einer Gatedielektrikums-Dünnschicht und einer Gateelektroden-Dünnschicht über dem Substrat 202 ausgebildet ist. Die Gatedielektrikums-Dünnschicht und die Gateelektroden-Dünnschicht werden anschließend strukturiert, um eine Gatedielektrikumsschicht 508 und eine Gateelektrode 510 auszubilden. Das Substrat kann anschließend implantiert werden, um einen Source-Bereich 504s und einen Drain-Bereich 504d in dem Substrat 202 auf gegenüberliegenden Seiten der Gatestruktur 506 auszubilden.
  • Wie in der Querschnittsansicht 1000 von 10 gezeigt ist, wird eine erste Mehrzahl von Verbindungsschichten 514 in einer ersten ILD-Struktur 512 über dem Substrat 202 ausgebildet. Die erste Mehrzahl von Verbindungsschichten 514 koppeln den Source-Bereich mit einer Sourceleitung SL und die Gatestruktur 506 mit einer Wortleitung WL. Die erste Mehrzahl von Verbindungsschichten 514 können durch mehrmaliges Abscheiden einer ILD-Schicht über dem Substrat, selektives Ätzen der ILD-Schicht (aus z. B. einem Oxid, einem Low-k-Dielektrikum oder einem Ultra-low~k-Dielektrikum), um ein Durchgangsloch und/oder einen Graben in der ILD-Schicht zu definieren, Ausbilden eines leitfähigen Materials (z. B. Kupfer, Aluminium usw.) in dem Durchgangsloch und/oder einem Grabens zum Füllen der Öffnung und Durchführen eines Planarisierungsverfahrens (z. B. eines chemisch-mechanischen Planarisierungsverfahren) ausgebildet werden.
  • Wie in der Querschnittsansicht 1100 von 11 gezeigt, wird eine erste Speichervorrichtung 1102 über der ersten ILD-Struktur 512 ausgebildet. Die erste Speichervorrichtung 1102 umfasst eine erste untere Elektrode 1102a, die von einer ersten oberen Elektrode 1102c durch eine erste Datenspeicherschicht 1102b getrennt ist. In verschiedenen Ausführungsformen kann die erste Speichervorrichtung 1102 eine RRAM-Vorrichtung, eine PCRAM-Vorrichtung, eine MRAM-Vorrichtung, eine DRAM-Vorrichtung, eine CBRAM-Vorrichtung oder eine CNT-Vorrichtung oder dergleichen umfassen. Die erste untere Elektrode 1102a ist mit einer ersten Bitleitung BL1 in der ersten Mehrzahl von Verbindungsschichten 514 gekoppelt.
  • In einigen Ausführungsformen kann die erste Speichervorrichtung 1102 durch Abscheiden eines unteren Elektrodenfilms über der ersten ILD-Struktur 512, Ausbilden eines Datenspeicherelements über dem unteren Elektrodenfilm und Ausbilden eines oberen Elektrodenfilms über dem Datenspeicherelement ausgebildet werden. In einigen Ausführungsformen können die untere und die obere Elektroden-Dünnschicht ein leitfähiges Material aufweisen, das mittels einer Abscheidungstechnik (z. B. physikalischer Gasphasenabscheidung (PVD), chemischer Gasphasenabscheidung (CVD), PECVD, Atomlagenabscheidung (ALD), Sputtern usw.) ausgebildet wird, und das Datenspeicherelement kann ein Dielektrikum umfassen, das mittels einer Abscheidungstechnik ausgebildet wird. Zum Beispiel können die untere und die obere Elektroden-Dünnschicht ein Metall oder eine Metalllegierung umfassen, die Titan (Ti) und/oder Tantal (Ta) aufweist, während das Datenspeicherelement ein High-k-Dielektrikum (z. B. Hafniumoxid) aufweisen kann. Ein oder mehrere Strukturierungsverfahren werden auf die obere Elektroden-Dünnschicht zum Definieren der ersten oberen Elektrode 1102c, das Datenspeicherelement zum Definieren der ersten Datenspeicherschicht 1102b und die untere Elektroden-Dünnschicht zum Definieren der ersten unteren Elektrode 1102a angewendet. In einigen Ausführungsformen können das eine oder die mehreren Strukturierungsverfahren ein Trockenätzmittel mit einer Ätzchemie, die eine Fluorspezies (z. B. CF4, CHF3, C4F8, usw.) ausweist, oder ein Nassätzmittel verwenden, das Fluorwasserstoff (HF) aufweist.
  • Wie in der Querschnittsansicht 1200 von 12 gezeigt, wird eine zweite ILD-Struktur 518 über der ersten Speichervorrichtung 1102 ausgebildet. Die zweite ILD-Struktur 518 kann durch ein oder mehrere Abscheidungsverfahren (z. B. PVD, CVD, PECVD usw.) ausgebildet werden. Eine zweite Mehrzahl von Verbindungsschichten 520 werden in der zweiten ILD-Struktur 518 ausgebildet. Die zweite Mehrzahl von Verbindungsschichten 520 koppeln die erste obere Elektrode 1102c mit dem Drain-Bereich 504d über die erste Mehrzahl von Verbindungsschichten 514. In einigen Ausführungsformen können die zweite Mehrzahl von Verbindungsschichten 520 durch selektives Ätzen der zweiten ILD-Struktur 518 ausgebildet werden, um Öffnungen in der zweiten ILD-Struktur 518 auszubilden. Ein leitfähiges Material (z. B. Kupfer und/oder Aluminium) wird dann in den Öffnungen abgeschieden.
  • Wie in der Querschnittsansicht 1300 von 13 gezeigt, wird eine zweite Speichervorrichtung 1302 über der zweiten ILD-Struktur 518 ausgebildet. Die zweite Speichervorrichtung 1302 umfasst eine zweite untere Elektrode 1302a, die von einer zweiten oberen Elektrode 1302c durch eine zweite Datenspeicherschicht 1302b getrennt ist. Die zweite untere Elektrode 1302a kann mit dem Drain-Bereich 504d über die erste Mehrzahl von Verbindungsschichten 514 und die zweite Mehrzahl von Verbindungsschichten 520 gekoppelt sein. In einigen Ausführungsformen kann die zweite Speichervorrichtung 1302 durch ein Verfahren ähnlich dem Verfahren ausgebildet werden, das zum Ausbilden der ersten Speichervorrichtung 1102 verwendet wird.
  • Eine dritte ILD-Struktur 524 wird über der zweiten Speichervorrichtung 1302 ausgebildet und eine dritte Mehrzahl von Verbindungsschichten 526 werden anschließend in der dritten ILD-Struktur 524 ausgebildet. Die zweite obere Elektrode 1302c ist mit einer zweite Bitleitung BL2 in der dritten Mehrzahl von Verbindungsschichten 526 gekoppelt.
  • Die 14-17 zeigen Querschnittsansichten 1400-1700 einiger alternativer Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips, der eine Speicherschaltung mit einem geteilten Transistor zum Zugriff auf eine Ziel- und eine komplementäre Vorrichtung umfasst. Obwohl die 14-17 in Bezug auf ein bestimmtes Verfahren beschrieben sind, ist zu erkennen, dass die in den 14-17 gezeigten Strukturen nicht auf ein solches Verfahren beschränkt sind, sondern stattdessen als Strukturen allein stehen können, die von dem Verfahren unabhängig sind.
  • Wie in der Querschnittsansicht 1400 von 14 gezeigt, ist eine Steuervorrichtung 902 in einem Substrat 202 ausgebildet. In verschiedenen Ausführungsformen kann die Steuervorrichtung 902 eine Transistorvorrichtung umfassen, wie zum Beispiel einen MOSFET, einen BJT, einen HEMT oder eine ähnliche Vorrichtung.
  • Wie in der Querschnittsansicht 1500 von 15 gezeigt ist, wird eine erste Mehrzahl von Verbindungsschichten 604 in einer ersten ILD-Struktur 602 über dem Substrat 202 ausgebildet. Die erste Mehrzahl von Verbindungsschichten 604 sind so konfiguriert, dass sie einen Source-Bereich 504s der Steuervorrichtung 902 mit einer Sourceleitung SL und einen Drain-Bereich 504d der Steuervorrichtung 902 mit einer Wortleitung WL koppeln.
  • Wie in der Querschnittsansicht 1600 von 16 gezeigt, werden eine erste Speichervorrichtung 1602 und eine zweite Speichervorrichtung 1604 über einer ersten ILD-Struktur 602 ausgebildet. Die erste Speichervorrichtung 1602 umfasst eine erste untere Elektrode 1602a, die von einer ersten oberen Elektrode 16020 durch eine erste Datenspeicherschicht 1602b getrennt ist. Die zweite Speichervorrichtung 1604 umfasst eine zweite untere Elektrode 1604a, die von einer zweiten oberen Elektrode 1604c durch eine zweite Datenspeicherschicht 1604b getrennt ist. Die erste Mehrzahl von Verbindungsschichten 604 sind so konfiguriert, dass sie die erste untere Elektrode 1602a mit einer ersten Bitleitung BL1 und die zweite untere Elektrode mit dem Source-Bereich der Steuervorrichtung 902 koppeln.
  • Wie in der Querschnittsansicht 1700 von 17 gezeigt, wird eine zweite ILD-Struktur 614 über der ersten Speichervorrichtung 1602 und der zweiten Speichervorrichtung 1604 ausgebildet. Die zweite ILD-Struktur 614 kann durch ein Abscheidungsverfahren (z. B. PVD, CVD, PECVD usw.) ausgebildet werden, um die erste Speichervorrichtung 1602 und die zweite Speichervorrichtung 1604 zu bedecken. Eine zweite Mehrzahl von Verbindungsschichten 616 werden in der zweiten ILD-Struktur 614 ausgebildet. Die zweite Mehrzahl von Verbindungsschichten 616 sind so konfiguriert, dass sie die erste obere Elektrode 1602c mit dem Source-Bereich der Steuervorrichtung 902 und weiter die zweite obere Elektrode 1604c mit einer zweiten Bitleitung BL2 koppeln.
  • 18 zeigt ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 1800 zum Ausbilden eines integrierten Chips, der eine RRAM-Vorrichtung mit einer mehrschichtigen Datenspeicherstruktur umfasst.
  • Während das Verfahren 1800 im Folgenden als eine Reihe von Vorgängen oder Ereignissen gezeigt und beschrieben wird, versteht es sich, dass die gezeigte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinn interpretiert werden soll. Zum Beispiel können einige Vorgänge in einer anderen Reihenfolge und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen außer den hier gezeigten und/oder beschriebenen auftreten. Zusätzlich müssen nicht alle gezeigten Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren. Ferner können eine oder mehrere der hier gezeigten Vorgänge in einem oder mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • Bei 1802 wird eine Steuervorrichtung in einem Substrat ausgebildet. Die Steuervorrichtung umfasst einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss. In einigen Ausführungsformen kann der erste Anschluss einen Source-Bereich umfassen, der zweite Anschluss kann eine Gatestruktur umfassen und der dritte Anschluss kann einen Drain-Bereich umfassen. 9 zeigt eine Querschnittsansicht 900 von einigen Ausführungsformen, die zu dem Schritt 1802 gehören. 14 zeigt eine Querschnittsansicht 1400 einiger alternativer Ausführungsformen, die zu dem Schritt 1802 gehören.
  • Bei 1804 werden eine erste Mehrzahl von Verbindungsschichten in einer ersten ILD-Struktur über dem Substrat ausgebildet. Die erste Mehrzahl von Verbindungsschichten koppeln den ersten Anschluss mit einer Sourceleitung und den zweiten Anschluss mit einer Wortleitung. 10 zeigt eine Querschnittsansicht 1000 von einigen Ausführungsformen, die zu dem Schritt 1804 gehören. 15 zeigt eine Querschnittsansicht 1500 einiger alternativer Ausführungsformen, die zu dem Schritt 1804 gehören.
  • Bei 1806 wird eine erste Speichervorrichtung ausgebildet. Die erste Speichervorrichtung weist eine erste untere Elektrode, die mit einer ersten Bitleitung gekoppelt ist, und eine erste obere Elektrode auf, die mit dem dritten Anschluss über einen ersten leitfähigen Pfad gekoppelt ist, der die erste Mehrzahl von Verbindungsschichten umfasst. 12 zeigt eine Querschnittsansicht 1200 von einigen Ausführungsformen, die zu dem Schritt 1806 gehören. 16 zeigt eine Querschnittsansicht 1600 von einigen Ausführungsformen, die zu dem Schritt 1806 gehören.
  • Bei 1808 wird eine zweite Speichervorrichtung ausgebildet. Die zweite Speichervorrichtung weist eine zweite untere Elektrode, die mit dem dritten Anschluss über einen zweiten leitfähigen Pfad gekoppelt ist, der die erste Mehrzahl von Verbindungsschichten umfasst, und eine zweite obere Elektrode auf, die mit der zweiten Bitleitung gekoppelt ist. 13 zeigt eine Querschnittsansicht 1300 einiger Ausführungsformen, die zu dem Schritt 1808 gehören. Die 16-17 zeigen Querschnittsansichten 1600-1700 von einigen Ausführungsformen, die zu dem Schritt 1808 gehören.
  • Die vorliegende Offenbarung bezieht sich also in verschiedenen Ausführungsformen auf eine Speicherschaltung mit einer geteilten Steuervorrichtung zum Zugriff auf sowohl eine Ziel- als auch eine Komplementärspeichervorrichtung eines Speicherarrays, der konfiguriert ist, um unter Verwendung von differenziellem Messen zu arbeiten.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine Speicherschaltung. Die Speicherschaltung umfasst eine Steuervorrichtung, die in einem Substrat angeordnet ist und einen ersten Anschluss, der mit einer Sourceleitung gekoppelt ist, einen zweiten Anschluss, der mit einer Wortleitung gekoppelt ist, und einen dritten Anschluss aufweist; eine erste Speichervorrichtung mit einer ersten unteren Elektrode, die von einer ersten oberen Elektrode durch eine erste Datenspeicherschicht getrennt ist, wobei die erste obere Elektrode mit dem dritten Anschluss gekoppelt ist und die erste untere Elektrode mit einer ersten Bitleitung gekoppelt ist; und eine zweite Speichervorrichtung mit einer zweiten unteren Elektrode, die von einer zweiten oberen Elektrode durch eine zweite Datenspeicherschicht getrennt ist, wobei die zweite obere Elektrode mit einer zweiten Bitleitung gekoppelt ist und die zweite untere Elektrode mit dem dritten Anschluss gekoppelt ist. In einigen Ausführungsformen umfasst die Steuervorrichtung eine Transistorvorrichtung mit einem Source-Bereich, der mit der Sourceleitung gekoppelt ist, einer Gatestruktur, die mit der Wortleitung gekoppelt ist, und einem Drain-Bereich, der mit der ersten oberen Elektrode und der zweiten unteren Elektrode gekoppelt ist. In einigen Ausführungsformen sind die erste Speichervorrichtung und die zweite Speichervorrichtung resistive Direktzugriffsspeicher-(RRAM) -Vorrichtungen. In einigen Ausführungsformen umfasst die Schaltung ferner eine erste Zwischenschicht-Dielektrikums- (ILD) -Struktur zwischen der ersten Speichervorrichtung und dem Substrat; eine zweite ILD-Struktur über der ersten ILD-Struktur und die erste Speichervorrichtung umgebend; und eine dritte ILD-Struktur über der zweiten ILD-Struktur und die zweite Speichervorrichtung umgebend. In einigen Ausführungsformen umfasst die Schaltung ferner eine erste Mehrzahl von Verbindungsschichten, die in der ersten ILD-Struktur angeordnet sind, und eine zweite Mehrzahl von Verbindungsschichten, die in der zweiten ILD-Struktur angeordnet sind, wobei die zweite Mehrzahl von Verbindungsschichten einen Metalldraht umfasst, der sich zwischen der ersten oberen Elektrode und der zweiten unteren Elektrode erstreckt und über die erste Mehrzahl von Verbindungsschichten mit dem dritten Anschluss gekoppelt ist. In einigen Ausführungsformen ist die zweite Speichervorrichtung direkt über der ersten Speichervorrichtung angeordnet. In einigen Ausführungsformen ist die zweite ILD-Struktur von der dritten ILD-Struktur durch eine Ätzstoppschicht getrennt. In einigen Ausführungsformen weist die erste Speichervorrichtung eine unterste Fläche auf, die näher am Substrat liegt als eine unterste Fläche der zweiten Speichervorrichtung. In einigen Ausführungsformen erstreckt sich eine horizontale Ebene, die sich parallel zu einer oberen Fläche des Substrats erstreckt, durch die erste Speichervorrichtung und die zweite Speichervorrichtung. In einigen Ausführungsformen ist die erste Bitleitung selektiv so konfiguriert, dass sie mit einem ersten Eingang eines Leseverstärkers gekoppelt wird, wobei gleichzeitig die zweite Bitleitung mit einem zweiten Eingang des Leseverstärkers gekoppelt ist. In einigen Ausführungsformen ist die erste Speichervorrichtung so konfiguriert, dass sie gleichzeitig einen Datenzustand speichert, der sich von dem der zweiten Speichervorrichtung unterscheidet.
  • In weiteren Ausführungsformen betrifft die vorliegende Offenbarung eine Speicherschaltung. Die Speicherschaltung umfasst eine Steuervorrichtung, die in einem Substrat angeordnet ist; eine erste Speichervorrichtung, die in einer dielektrischen Struktur über dem Substrat angeordnet ist und eine erste untere Elektrode aufweist, die von einer ersten oberen Elektrode durch eine erste Datenspeicherschicht getrennt ist; eine Mehrzahl von Verbindungsschichten, die von der dielektrischen Struktur umgeben sind und so konfiguriert sind, dass sie die erste obere Elektrode mit der Steuervorrichtung und die erste untere Elektrode mit einer ersten Bitleitung koppeln; und eine zweite Speichervorrichtung, die in der dielektrischen Struktur angeordnet ist und eine zweite untere Elektrode aufweist, die von einer zweiten oberen Elektrode durch eine zweite Datenspeicherschicht getrennt ist, wobei die Mehrzahl von Verbindungsschichten so konfiguriert sind, dass sie die zweite obere Elektrode mit einer zweiten Bitleitung und die zweite untere Elektrode mit der Steuervorrichtung koppeln. In einigen Ausführungsformen umfasst die Mehrzahl von Verbindungsschichten einen leitfähigen Pfad, der sich durchgängig zwischen der ersten oberen Elektrode und der zweiten unteren Elektrode erstreckt. In einigen Ausführungsformen umfasst der leitfähige Pfad einen leitfähigen Draht und eine leitfähige Durchkontaktierung. In einigen Ausführungsformen weist die Steuervorrichtung einen ersten Anschluss, der mit einer Sourceleitung gekoppelt ist, einen zweiten Anschluss, der mit einer Wortleitung gekoppelt ist, und einen dritten Anschluss auf, der mit der ersten oberen Elektrode und der zweiten unteren Elektrode gekoppelt ist. In einigen Ausführungsformen umfasst die Schaltung ferner eine erste Zwischenschicht-Dielektrikums-(ILD) -Struktur über dem Substrat; eine zweite ILD-Struktur über der ersten ILD-Struktur, die die erste Speichervorrichtung umgibt; und eine dritte ILD-Struktur über der zweiten ILD-Struktur, die die zweite Speichervorrichtung umgibt. In einigen Ausführungsformen ist die Steuervorrichtung in einem Speicherzellenbereich angeordnet, der von einem oder mehreren Isolationsbereichen in dem Substrat umgeben ist; und die erste Speichervorrichtung und die zweite Speichervorrichtung sind direkt über dem Speicherzellenbereich angeordnet.
  • In noch weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden einer Speicherschaltung. Das Verfahren umfasst das Ausbilden einer Steuervorrichtung in einem Substrat; das Ausbilden einer ersten Speichervorrichtung mit einer ersten unteren Elektrode, die mit einer ersten Bitleitung gekoppelt ist, und einer ersten oberen Elektrode, die mit der Steuervorrichtung gekoppelt ist; und das Ausbilden einer zweiten Speichervorrichtung mit einer zweiten unteren Elektrode, die mit der Steuervorrichtung gekoppelt ist, und einer zweiten oberen Elektrode, die mit einer zweiten Bitleitung gekoppelt ist. In einigen Ausführungsformen weist die erste Speichervorrichtung eine unterste Fläche auf, die näher am Substrat liegt als eine unterste Fläche der zweiten Speichervorrichtung. In einigen Ausführungsformen erstreckt sich eine horizontale Ebene, die sich parallel zu einer oberen Fläche des Substrats erstreckt, durch die erste Speichervorrichtung und die zweite Speichervorrichtung.
  • In noch weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden einer Speicherschaltung. Das Verfahren umfasst das Ausbilden einer Steuervorrichtung in einem Substrat; das Ausbilden einer ersten ILD-Struktur über dem Substrat, wobei die erste ILD-Struktur eine erste Mehrzahl von Verbindungsschichten umfasst; das Ausbilden einer ersten Speichervorrichtung über der ersten ILD-Struktur, wobei die erste Speichervorrichtung eine erste untere Elektrode, die mit einer ersten Bitleitung gekoppelt ist, und eine erste obere Elektrode aufweist, die mit der Steuervorrichtung über einen ersten leitfähigen Pfad gekoppelt ist, der die erste Mehrzahl von Verbindungsschichten umfasst; und das Ausbilden einer zweiten Speichervorrichtung über der ersten ILD-Struktur, wobei die zweite Speichervorrichtung eine zweite untere Elektrode, die mit der Steuervorrichtung über einen zweiten leitfähigen Pfad gekoppelt ist, der die erste Mehrzahl von Verbindungsschichten umfasst, und eine zweite obere Elektrode aufweist, die mit einer zweiten Bitleitung gekoppelt ist. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden einer zweiten ILD-Struktur, die die erste Speichervorrichtung umgibt, und eine zweite Mehrzahl von Verbindungsschichten, wobei die zweite Mehrzahl von Verbindungsschichten die erste obere Elektrode über die erste Mehrzahl von Verbindungsschichten mit der Steuervorrichtung verbindet. In einigen Ausführungsformen umfasst die zweite Mehrzahl von Verbindungsschichten einen Metalldraht, der sich zwischen der ersten Speichervorrichtung und der zweiten Speichervorrichtung erstreckt. In einigen Ausführungsformen umgibt die zweite ILD-Struktur ferner die zweite Speichervorrichtung und die zweite obere Elektrode ist mit der zweiten Bitleitung gekoppelt. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden einer dritten ILD-Struktur, die eine dritte Mehrzahl von Verbindungsschichten über der zweiten Speichervorrichtung umgibt, wobei die dritte Mehrzahl von Verbindungsschichten die zweite obere Elektrode mit der zweiten Bitleitung verbindet. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden der ersten Speichervorrichtung gleichzeitig mit der zweiten Speichervorrichtung, wobei die erste Speichervorrichtung und die zweite Speichervorrichtung seitlich benachbart zueinander sind. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden der ersten Speichervorrichtung vor dem Ausbilden der zweiten Speichervorrichtung, wobei die erste Speichervorrichtung eine unterste Fläche aufweist, die näher an dem Substrat liegt als eine unterste Fläche der zweiten Speichervorrichtung.
  • In noch weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden einer Speicherschaltung. Das Verfahren umfasst das Ausbilden eines Zugriffstransistors in einem Substrat, wobei der Zugriffstransistor einen Source-Bereich, einen Drain-Bereich und eine Gatestruktur aufweist; das Ausbilden einer ersten ILD-Struktur über dem Substrat; das Ausbilden einer ersten Speichervorrichtung über der ersten ILD-Struktur, wobei die erste Speichervorrichtung eine erste untere Elektrode aufweist, die von einer ersten oberen Elektrode durch eine erste Datenspeicherschicht getrennt ist; das Ausbilden einer zweiten Speichervorrichtung über der ersten ILD-Struktur, wobei die zweite Speichervorrichtung eine zweite untere Elektrode aufweist, die von einer zweiten oberen Elektrode durch eine zweite Datenspeicherschicht getrennt ist; und wobei die erste obere Elektrode und die zweite untere Elektrode mit der Drain-Bereich gekoppelt sind. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden einer ersten Mehrzahl von Verbindungsschichten in der ersten ILD-Struktur; und das Ausbilden einer zweiten Mehrzahl von Verbindungsschichten in einer zweiten ILD-Struktur über der ersten ILD-Struktur, wobei die erste Mehrzahl von Verbindungsschichten und die zweite Mehrzahl von Verbindungsschichten die erste obere Elektrode mit dem Drain-Bereich koppeln. In einigen Ausführungsformen umgibt die zweite ILD-Struktur die erste Speichervorrichtung. In einigen Ausführungsformen ist die zweite untere Elektrode über einen leitfähigen Pfad, der die erste Mehrzahl von Verbindungsschichten umfasst, mit dem Drain-Bereich gekoppelt. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden einer dritten ILD-Struktur, die die zweite Speichervorrichtung umgibt, wobei die erste Mehrzahl von Verbindungsschichten und die zweite Mehrzahl von Verbindungsschichten die zweite untere Elektrode mit dem Drain-Bereich koppeln. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden der ersten Speichervorrichtung gleichzeitig mit der zweiten Speichervorrichtung. In einigen Ausführungsformen umfasst das Verfahren ferner das Ausbilden der ersten Speichervorrichtung vor dem Ausbilden der zweiten Speichervorrichtung.
  • In noch weiteren Ausführungsformen betrifft die vorliegende Offenbarung eine Speicherschaltung. Die Speicherschaltung umfasst einen Zugriffstransistor, der in einem Substrat angeordnet ist und einen ersten Anschluss, der mit einer Sourceleitung gekoppelt ist, einen zweiten Anschluss, der mit einer Wortleitung gekoppelt ist, und einen dritten Anschluss aufweist; eine erste Speichervorrichtung mit einer ersten unteren Elektrode, die von einer ersten oberen Elektrode durch eine erste Datenspeicherschicht getrennt ist, wobei die erste untere Elektrode so konfiguriert ist, dass sie selektiv mit einem ersten Eingangsanschluss eines Leseverstärkers gekoppelt wird, und die erste obere Elektrode mit dem drittes Anschluss gekoppelt ist; und eine zweite Speichervorrichtung mit einer zweiten unteren Elektrode, die von einer zweiten oberen Elektrode durch eine zweite Datenspeicherschicht getrennt ist, wobei die zweite untere Elektrode mit dem dritten Anschluss gekoppelt ist und die zweite obere Elektrode so konfiguriert ist, dass sie selektiv mit einem zweiten Eingangsanschluss des Leseverstärkers gekoppelt wird, wenn gleichzeitig die erste untere Elektrode mit dem ersten Eingangsanschluss des Leseverstärkers gekoppelt ist. In einigen Ausführungsformen sind die erste Speichervorrichtung und die zweite Speichervorrichtung RRAM- (resistive Direktzugriffsspeicher) -Vorrichtungen, PCRAM- (Phasenänderungs-Direktzugriffsspeicher) -Vorrichtungen, FRAM- (ferroelektrische Direktzugriffsspeicher) -Vorrichtungen, MRAM- (magnetoresistive Direktzugriffsspeicher) -Vorrichtungen, CBRAM- (leitfähige Überbrückungs-Direktzugriffsspeicher) -Vorrichtungen oder Kohlenstoffnanoröhren-(CNT) -Speichervorrichtungen. In einigen Ausführungsformen sind die erste Speichervorrichtung und die zweite Speichervorrichtung in einer dielektrischen Struktur über dem Substrat angeordnet. In einigen Ausführungsformen umfasst der Zugriffstransistor einen Source-Bereich, der dem ersten Anschluss entspricht, eine Gatestruktur, die dem zweiten Anschluss entspricht, und einen Drain-Bereich, der dem dritten Anschluss entspricht. In einigen Ausführungsformen ist die zweite Speichervorrichtung vertikal von der ersten Speichervorrichtung durch einen Verbindungsdraht getrennt, der sich parallel zu einer oberen Fläche des Substrats erstreckt. In einigen Ausführungsformen liegen die zweite Speichervorrichtung und die erste Speichervorrichtung vertikal über dem Zugriffstransistor.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Obwohl die Offenbarung die Sauerstoffsperrschicht so beschreibt, dass sie in einer mehrschichtigen oberen Elektrode liegt, versteht es sich, dass die Sauerstoffsperrschicht nicht auf die obere Elektrode beschränkt ist. Vielmehr kann die Sauerstoffsperrschicht auch oder alternativ in einer mehrschichtigen unteren Elektrode vorhanden sein.

Claims (18)

  1. Speicherschaltung, umfassend: eine Steuervorrichtung (503, 902), die in einem Substrat (202) angeordnet ist und einen ersten Anschluss, der mit einer Sourceleitung (SL) gekoppelt ist, einen zweiten Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und einen dritten Anschluss aufweist; eine erste Speichervorrichtung (516, 1102) mit einer ersten unteren Elektrode (516b, 1102a), die von einer ersten oberen Elektrode (516e, 1102c) durch eine erste Datenspeicherschicht (5160, 1102b) getrennt ist, wobei die erste obere Elektrode (516b, 1102 c) mit dem dritten Anschluss gekoppelt ist und die erste untere Elektrode (516b, 1102a) mit einer ersten Bitleitung (BLT, BL1) gekoppelt ist; und eine zweite Speichervorrichtung (522, 1302) mit einer zweiten unteren Elektrode (522b, 1302a), die von einer zweiten oberen Elektrode (522e, 1302c) durch eine zweite Datenspeicherschicht (522c, 1302b) getrennt ist, wobei die zweite obere Elektrode (522e, 1302c) mit einer zweiten Bitleitung (BLC, BL2) gekoppelt ist und die zweite untere Elektrode (522b, 1302a) mit dem dritten Anschluss gekoppelt ist, ferner umfassend: eine erste Zwischenschicht-Dielektrikums- (ILD) -Struktur (512) zwischen der ersten Speichervorrichtung (516, 1102) und dem Substrat (202); eine zweite ILD-Struktur (518) über der ersten ILD-Struktur (516) und die erste Speichervorrichtung (516, 1102) umgebend; und eine dritte ILD-Struktur (524) über der zweiten ILD-Struktur (518) und die zweite Speichervorrichtung (522, 1302) umgebend.
  2. Speicherschaltung nach Anspruch 1, wobei die Steuervorrichtung (503, 902)eine Transistorvorrichtung umfasst, die einen Source-Bereich (504s), der mit der Sourceleitung (SL) gekoppelt ist, eine Gatestruktur (506), die mit der Wortleitung (WL) gekoppelt ist, und einen Drain-Bereich (504d) aufweist, der mit der ersten oberen Elektrode (516b, 1102c) und der zweiten unteren Elektrode (522b, 1302a) gekoppelt ist.
  3. Speicherschaltung nach Anspruch 1 oder 2, wobei die erste Speichervorrichtung (516, 1102) und die zweite Speichervorrichtung (522, 1302) resistive Direktzugriffs-(RRAM) -Vorrichtungen sind.
  4. Speicherschaltung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine erste Mehrzahl von Verbindungsschichten (514), die in der ersten ILD-Struktur (512) angeordnet sind, und eine zweite Mehrzahl von Verbindungsschichten (520), die in der zweiten ILD-Struktur (518) angeordnet sind, wobei die zweite Mehrzahl von Verbindungsschichten (520) einen Metalldraht umfasst, der sich zwischen der ersten oberen Elektrode (516e, 1102c) und der zweiten unteren Elektrode (522b, 1302a) erstreckt und über die erste Mehrzahl von Verbindungsschichten (514) mit dem dritten Anschluss gekoppelt ist.
  5. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die zweite Speichervorrichtung (522, 1302) direkt über der ersten Speichervorrichtung (516, 1102) angeordnet ist.
  6. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die zweite ILD-Struktur (518) von der dritten ILD-Struktur (524) durch eine Ätzstoppschicht getrennt ist.
  7. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die erste Speichervorrichtung (516,1102) eine unterste Fläche aufweist, die näher an dem Substrat (202) liegt als eine unterste Fläche der zweiten Speichervorrichtung (522, 1302).
  8. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei sich eine horizontale Ebene, die sich parallel zu einer oberen Fläche des Substrats erstreckt, durch die erste Speichervorrichtung und die zweite Speichervorrichtung erstreckt.
  9. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die erste Bitleitung (BLT, BL1) selektiv so eingerichtet ist, dass sie mit einem ersten Eingang (108a) eines Leseverstärkers (108) gekoppelt ist, wenn gleichzeitig die zweite Bitleitung (BLC, BL2) mit einem zweiten Eingang (108b) des Leseverstärkers (108) gekoppelt ist.
  10. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die erste Speichervorrichtung (516, 1102) so eingerichtet ist, dass sie gleichzeitig einen Datenzustand speichert, der sich von dem der zweiten Speichervorrichtung (522, 1302) unterscheidet.
  11. Speicherschaltung, umfassend: eine Steuervorrichtung (503, 902), die in einem Substrat (202) angeordnet ist; eine erste Speichervorrichtung (516, 1102), die in einer dielektrischen Struktur (518, 524) über dem Substrat (202) angeordnet ist und eine erste untere Elektrode (516b, 1102a) aufweist, die von einer ersten oberen Elektrode (516e, 1102c) durch eine erste Datenspeicherschicht (5160, 1102b) getrennt ist; eine Mehrzahl von Verbindungsschichten (514, 520), die von der dielektrischen Struktur (518, 524) umgeben sind und so eingerichtet sind, dass sie die erste obere Elektrode mit der Steuervorrichtung und die erste untere Elektrode mit einer ersten Bitleitung koppeln; und eine zweite Speichervorrichtung (522, 1302), die in der dielektrischen Struktur (518, 524) angeordnet ist und eine zweite untere Elektrode (522b, 1302a) aufweist, die von einer zweiten oberen Elektrode (522e, 1302c) durch eine zweite Datenspeicherschicht (522c, 1302b) getrennt ist, wobei die Mehrzahl von Verbindungsschichten (514, 520) so eingerichtet sind, dass sie die zweite obere Elektrode (522e, 1302c) mit einer zweiten Bitleitung und die zweite untere Elektrode (522b, 1302a) mit der Steuervorrichtung koppeln.
  12. Speicherschaltung nach Anspruch 11, wobei die Mehrzahl von Verbindungsschichten (514, 520) einen leitfähigen Pfad aufweisen, der sich durchgängig zwischen der ersten oberen Elektrode (516e, 1102c) und der zweiten unteren Elektrode (522b, 1302a) erstreckt.
  13. Speicherschaltung nach Anspruch 12, wobei der leitfähige Pfad einen leitfähigen Draht und eine leitfähige Durchkontaktierung umfasst.
  14. Speicherschaltung nach einem der Ansprüche 11 bis 13, wobei die Steuervorrichtung (503, 902) einen ersten Anschluss, der mit einer Sourceleitung (SL) gekoppelt ist, einen zweiten Anschluss, der mit einer Wortleitung (WL) gekoppelt ist, und einen dritten Anschluss aufweist, der mit der ersten oberen Elektrode (516e, 1102c) und der zweiten unteren Elektrode (522b, 1302a) gekoppelt ist.
  15. Speicherschaltung nach einem der Ansprüche 11 bis 14, ferner umfassend: eine erste Zwischenschicht-Dielektrikums- (ILD) -Struktur (512) über dem Substrat; eine zweite ILD-Struktur (518) über der ersten ILD-Struktur (512) und die erste Speichervorrichtung umgebend; und eine dritte ILD-Struktur (524) über der zweiten ILD-Struktur (518) und die zweite Speichervorrichtung umgebend.
  16. Speicherschaltung nach einem der Ansprüche 11 bis 15, wobei die Steuervorrichtung in einem Speicherzellenbereich angeordnet ist, der von einem oder mehreren Isolationsbereichen (206) in dem Substrat (202) umgeben ist; und wobei die erste Speichervorrichtung und die zweite Speichervorrichtung direkt über dem Speicherzellenbereich angeordnet sind.
  17. Verfahren zum Ausbilden einer Speicherschaltung, umfassend: Ausbilden einer Steuervorrichtung (503, 902) in einem Substrat (202); Ausbilden einer ersten Speichervorrichtung (516, 1102) mit einer ersten unteren Elektrode (516b, 1102a), die mit einer ersten Bitleitung (BLt, BL1) gekoppelt ist, und einer ersten oberen Elektrode (5160, 1102c), die mit der Steuervorrichtung (516, 1102) gekoppelt ist; und Ausbilden einer zweiten Speichervorrichtung (522, 1302)mit einer zweiten unteren Elektrode (55b, 1302a), die mit der Steuervorrichtung (503, 902) gekoppelt ist, und einer zweiten oberen Elektrode (55e, 1302c), die mit einer zweiten Bitleitung (BLC, BL2) gekoppelt ist, dadurch gekennzeichnet, dass die erste Speichervorrichtung (516, 1102) eine unterste Fläche aufweist, die näher am Substrat (202) als eine unterste Fläche der zweiten Speichervorrichtung (522, 1302) liegt.
  18. Verfahren nach Anspruch 17, wobei sich eine horizontale Ebene, die sich parallel zu einer oberen Fläche des Substrats (202) erstreckt, durch die erste Speichervorrichtung (516, 1102) und die zweite Speichervorrichtung (522, 1302) erstreckt.
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