DE102016100024A1 - RRAM-Zelle mit PMOS-Zugriffstransistor - Google Patents

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Chih-Yang Chang
Hsia-Wei CHEN
Chin-Chieh YANG
Jen-Sheng Yang
Wen-Ting Chu
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Abstract

Die vorliegende Offenbarung betrifft einen integrierten Chip, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird, und ein zugehöriges Ausbildungsverfahren. In einigen Ausführungsformen weist der integrierte Chip einen PMOS-Transistor auf, der in einem Halbleitersubstrat angeordnet ist. Eine resistive RRAM-Zelle ist in einer Zwischendielektrikums-(ILD)-Schicht angeordnet, die über dem Halbleitersubstrat liegt. Die RRAM-Zelle weist eine erste leitende Elektrode auf, die von einer zweiten leitenden Elektrode durch eine dielektrische Datenspeicherschicht getrennt ist, die einen variablen Widerstand hat. Die erste leitende Elektrode ist mit einem Drainanschluss des PMOS-Transistors durch eine oder mehr Metall-Verbindungsschichten verbunden. Die Verwendung eines PMOS-Transistors, um die RRAM-Zelle zu steuern, erlaubt es, dass der Einfluss des Body-Effekts verringert wird, und erlaubt daher, dass ein Reset-Vorgang bei niedriger Spannung und in einem kurzen Zeitraum ausgeführt werden kann.

Description

  • HINTERGRUND
  • Viele heutige elektronische Vorrichtungen enthalten einen elektronischen Speicher, der so konfiguriert ist, dass er Daten speichert. Elektronischer Speicher kann flüchtiger Speicher oder nicht-flüchtiger Speicher sein. Flüchtiger Speicher speichert Daten, während er mit Strom versorgt wird, während nicht-flüchtiger Speicher Daten speichern kann, wenn der Strom ausgeschaltet ist. Resistiver RAM (RRAM) ist ein Kandidat für nicht-flüchtige Speichertechnologie der nächsten Generation wegen seiner einfachen Struktur und der mit CMOS-Logik kompatiblen Prozesstechnologie, die verwendet wird. Eine RRAM-Zelle weist eine dielektrische Datenspeicherschicht auf, die einen variablen Widerstand hat, die zwischen zwei Elektroden in Back-End-of-Line-(BEOL)-Metallisierungsschichten angeordnet ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht im Maßstab gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
  • 1 zeigt einige Ausführungsformen einer schematischen Ansicht eines integrierten Chips, der eine resistive RAM-(RAM)-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • 2A–2B zeigen einige zusätzliche Ausführungsformen eines integrierten Chips, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • 3 zeigt einige Ausführungen einer Schnittansicht eines integrierten Chips, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • 4 zeigt einige weitere Ausführungen einer Schnittansicht eines integrierten Chips, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • 5A–5B zeigen einige weitere Ausführungsformen von schematischen Ansichten eines integrierten Chips, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • 6 zeigt ein Flussdiagramm einiger Ausführungsformen eines Verfahrens zum Ausbilden und Betreiben eines integrierten Chips, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • 7–12B zeigen einige Ausführungsformen von Schnittansichten, die ein Verfahren zum Ausbilden und Betreiben eines integrierten Chips zeigen, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmals ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und Ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Resistive RAM-(RRAM)-Zellen weisen eine dielektrische Datenspeicherschicht auf, die zwischen leitenden Elektroden angeordnet ist. Abhängig von Spannungswerden, die an die leitenden Elektroden angelegt werden, durchläuft die dielektrische Datenspeicherschicht einen reversiblen Wechsel zwischen einem Zustand mit hohem Widerstand, der zu einem ersten Datenzustand (z. B. einer „0”) gehört, und einem Zustand mit niedrigem Widerstand, der zu einem zweiten Datenzustand (z. B. einer „1”) gehört. Nachdem die dielektrische Datenspeicherschicht einen Datenzustand angenommen hat, bleibt sie in dem Datenzustand, bis Spannungswerte an die leitenden Elektroden angelegt werden, um einen „Reset”-Vorgang (Ändern der dielektrischen Datenspeicherschicht auf einen hohen Widerstandszustand) oder einen „Set”-Vorgang (Ändern der dielektrischen Datenspeicherschicht auf einen niedrigen Widerstandszustand) zu starten.
  • Üblicherweise wird bei einer 1T1R-(1 Transistor, 1 Widerstand)-Architektur der „Reset”-Vorgang einer RRAM-Zelle durch einen NMOS-Transistor gesteuert. Damit der NMOS-Transistor eine ausreichende Spannung liefert, um einen Reset-Vorgang auszuführen, muss die Spannung, die an einen Gateanschluss des NMOS-Transistors angelegt wird, eine Spannung um mindestens eine Schwellspannung (VTH) übertreffen, die an einen Sourceanschluss des NMOS-Transistors angelegt wird. In heutigen Technologieknoten (z. B. 32 nm, 28 nm, 22 nm etc.) ist wegen des größeren Einflusses des Body Effekts, der eine Schwellspannung eines MOSFETs um einen Wert steigert, der zu einer Spannungsdifferenz zwischen einer Source und einem Bulk proportional ist, die Spannung gestiegen, die an den Gateanschluss eines NMOS-Transistors angelegt wird. Die erhöhte Spannung, die an den Gateanschluss des NMOS-Transistors angelegt wird, steigert den Stromverbrauch eines integrierten Chips und steigert auch die Zeitspanne, die nötig ist, damit die RRAM-Zelle den Reset-Vorgang ausführen kann.
  • Daher betrifft die vorliegende Offenbarung einen integrierten Chip, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird, und ein zugehöriges Ausbildungsverfahren. In einigen Ausführungsformen weist der integrierte Chip einen PMOS-Transistor auf, der in einem Halbleitersubstrat angeordnet ist. Eine resistive RRAM-Zelle ist in einer Zwischendielektrikums-(ILD)-Schicht angeordnet, die über dem Halbleitersubstrat liegt. Die RRAM-Zelle weist eine erste leitende Elektrode auf, die von einer zweiten leitenden Elektrode durch eine dielektrische Datenspeicherschicht getrennt ist, die einen variablen Widerstand hat. Die erste leitende Elektrode ist mit einem Drainanschluss des PMOS-Transistors durch eine oder mehr Metall-Verbindungsschichten verbunden. Die Verwendung eines PMOS-Transistors, um die RRAM-Zelle zu steuern, erlaubt es, dass der Einfluss des Body-Effekts verringert wird, und erlaubt daher, dass ein Reset-Vorgang bei niedriger Spannung und in einem kurzen Zeitraum (z. B. weniger als 1 Ms) ausgeführt werden kann.
  • 1 zeigt einige Ausführungsformen einer schematischen Ansicht eines integrierten Chips 100, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • Der integrierte Chip 100 weist einen PMOS-Transistor 102 auf. Der PMOS-Transistor 102 weist einen Sourceanschluss 102s, einen Drainanschluss 102d, einen Gateanschluss 102 und einen Bulkanschluss 102b auf. Der Drainanschluss 102d des PMOS-Transistors 102 ist mit einer resistiven RAM-(RRAM)-Zelle 104 verbunden. Die RRAM-Zelle 104 weist eine erste leitende Elektrode 106a auf, die von einer zweiten leitenden Elektrode 106b durch eine dielektrische Datenspeicherschicht 108 getrennt ist, die einen variablen Widerstand hat. Abhängig von der Spannung, die an die erste leitende Elektrode 106a und die zweite leitende Elektrode 106b angelegt wird, durchläuft die dielektrische Datenspeicherschicht einen reversiblen Wechsel zwischen einem Zustand mit hohem Widerstand, der zu einem ersten Datenzustand (z. B. einer „0”) gehört, und einem Zustand mit niedrigem Widerstand, der zu einem zweiten Datenzustand (z. B. einer „1”) gehört.
  • Die Gatespannung des PMOS-Transistors 102 wird weniger durch die Vorspannung beeinflusst, die an den Bulkanschluss 102b angelegt wird, als bei einem NMOS-Transistor, was es erlaubt, dass der Bulkanschluss 102b um einen Wert vorgespannt wird, der es erlaubt, dass eine Spannungsdifferenz zwischen dem Sourceanschluss 102s und dem Bulkanschluss 102b verringert wird. Die verringerte Spannungsdifferenz zwischen dem Sourceanschluss 102s und dem Bulkanschluss 102b verringert den Body-Effekt. Die Verringerung des Body-Effekts erlaubt es, dass der PMOS-Transistor 102 angeschaltet wird (z. B. kann ein leitender Kanal in dem PMOS-Transistor 102 gebildet werden), indem eine kleine (z. B. im Wesentlichen Null) Vorspannung an den Gateanschluss 102g angelegt wird, wodurch der integrierte Chip 100 einen Reset-Vorgang auf die RRAM-Zelle 104 bei einer niedrigeren Spannung und in einem kleineren Zeitraum (z. B. weniger als 1 Ms) anwenden kann.
  • 2A–2B zeigen einige weitere Ausführungsformen eines integrierten Chips, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • 2A zeigt eine schematische Ansicht eines integrierten Chips 200, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • Der integrierte Chip 200 weist einen PMOS-Transistor 102 auf, der einen Bulkanschluss 102b (d. h. einen hinteren Anschluss oder einen Bodyanschluss) aufweist, der mit einem Substrat (nicht gezeigt) verbunden ist, das den PMOS-Transistor 102 umfasst (d. h. mit dem Bulk des Substrats, das eine Source und einen Drain des PMOS-Transistors umfasst). Der PMOS-Transistor 102 weist weiter einen Sourceanschluss 102s, der mit einer Sourceleitung SL verbunden ist, einen Gateanschluss 102g, der mit einer Wortleitung WL verbunden ist, und einen Drainanschluss 102d auf, der mit einer ersten leitenden Elektrode 106a der RRAM-Zelle 104 verbunden ist. Die erste leitende Elektrode 106a ist von einer zweiten leitenden Elektrode 106b durch eine dielektrische Datenspeicherschicht 108 getrennt, die einen variablen Widerstand hat. Die zweite leitende Elektrode 106b ist mit einer Bitleitung BL verbunden.
  • Da auf die RRAM-Zelle 104 durch den PMOS-Transistor 102 zugegriffen wird (d. h. der PMOS-Transistor dient als Zugriffstransistor für Lese und/oder Schreiboperationen auf die RRAM-Zelle 104), kann eine Vorspannung von im Wesentlichen Null an die Wortleitung WL angelegt werden, um den PMOS-Transistor 102 anzuschalten, was es erlaubt, dass Ladungsträger von dem Sourceanschluss 102s zu dem Drainanschluss 102d fließen, und was zu einer Spannung V1 an einem Knoten N1 führt, der mit der zweiten leitenden Elektrode 106b verbunden ist. Die Bitleitung BL kann auf einer zweiten Spannung V2 gehalten werden. Wenn die erste Spannung V1 größer als die zweite Spannung V2 ist, wird eine Spannungsdifferenz zwischen der ersten und der zweiten leitenden Elektrode 106a und 106b aufgebaut, was Ionen von der dielektrischen Datenspeicherschicht 108 entfernt, was zur Ausbildung von Lücken führt, die eine leitende Faser in der dielektrischen Datenspeicherschicht 108 bilden. Wenn die erste Spannung V1 kleiner als die zweite Spannung V2 ist, wird eine Spannungsdifferenz zwischen der ersten und der zweiten Elektrode 106a und 106b gebildet, die Ionen zu der dielektrischen Datenspeicherschicht 108 führen, was Lücken der leitenden Faser beseitigt und die leitende Faser durchtrennt.
  • Wie in der Draufsicht 202 von 2B gezeigt ist, sind die Wortleitung WL, die Bitleitung BL und die Sourceleitung SL mit der Steuerschaltung 204 verbunden. In einigen Ausführungsformen weist die Steuerschaltung 204 einen Reihendecoder 206, der mit der Wortleitung verbunden ist, einen Spaltendecoder 208, der mit der Bitleitung BL verbunden ist, und einen Sourceleitungs-Treiber 210 auf, der mit der Sourceleitung SL verbunden ist. Der Reihendecoder 206 ist so konfiguriert, dass er Vorspannungen selektiv an die Wortleitung WL anlegt. Gleichzeitig ist der Spaltendecoder 208 so konfiguriert, dass er selektiv Vorspannungen an die Bitleitung anlegt, und der Sourceleitungs-Treiber 210 ist so konfiguriert, dass er Vorspannungen selektiv an die Sourceleitung SL anlegt. Indem Vorspannungen selektiv an die Wortleitungen WL, Bitleitungen BL und Sourceleitungen SL angelegt werden, kann die RRAM-Speicherzelle so betrieben werden, dass sie verschiedene Datenzustände speichert.
  • In einigen Ausführungsformen könne die Wortleitungen WL, die Bitleitungen BL und die Sourceleitungen SL mit mehreren RRAM-Speichervorrichtungen 214 verbunden werden, die in einem Gitterlayout in einem Speicherarray 212 angeordnet sind. Die Wortleitungen WL können beispielsweise mit den Gateanschlüssen der mehreren PMOS-Transistoren verbunden werden, die mit RRAM-Zellen 104 in einer Reihe des Speicherarrays 212 verbunden sind (z. B. ist die Wortleitung WL, mit den PMOS-Transistoren in den RRAM-Speichervorrichtungen 214 1,1–214 3,1 verbunden). Die Sourceleitungen SL können mit den Sourceanschlüssen von mehreren PMOS-Transistoren verbunden sein, die mit RRAM-Zellen 104 in einer Spalte des Speicherarrays 212 verbunden sind (z. B. ist die Sourceleitung SL, mit den PMOS-Transistoren in den RRAM-Speichervorrichtungen 214 1,1– 214 1,3 verbunden). Die Bitleitungen BL können mit den zweiten leitenden Elektroden von mehreren RRAM-Zellen in einer Spalte des Speicherarrays 212 verbunden sein (z. B. ist die Bitleitung BL1 mit der zweiten leitenden Elektrode in den RRAM-Zellen in den RRAM-Speichervorrichtungen 214 1,1–214 1,3 verbunden). In einigen Ausführungsformen kann die Wortleitung WL sich in einer ersten Richtung erstrecken, während die Bitleitungen BL sich in einer zweiten Richtung erstrecken, die rechtwinklig zu der ersten Richtung ist.
  • 3 zeigt einige Ausführungsformen einer Schnittansicht eines integrierten Chips 300, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • Der integrierte Chip 300 weist einen Wannenbereich 304 auf, der n-Dotierungsmittel aufweist, die in einem Halbleitersubstrat 302 angeordnet sind, das p-Dotierungsmittel aufweist. Ein PMOS-Transistor 303 ist in dem Wannenbereich 304 angeordnet. Der PMOS-Transistor 303 weist einen Sourcebereich 306s auf, der von einem Drainbereich 306d durch einen Kanalbereich 305 getrennt ist. Der Sourcebereich 306s und der Drainbereich 306d weisen stark dotierte Bereiche auf, die p-Dotierungsmittel aufweisen. Ein Gatebereich 308 weist eine Gate-Elektrode 312 auf, die von dem Kanalbereich 305 durch eine dielektrische Gateschicht 310 getrennt ist. In einigen Ausführungsformen kann der PMOS-Transistor 303 zwischen Isolierbereichen 314 (z. B. Grabenisolierbereichen) in dem Halbleitersubstrat 302 angeordnet sein.
  • Die Schwellspannung VTH des PMOS-Transistors 303 ist zu einer Anfangs-Schwellspannung VT0 (z. B. der Schwellspannung bei einer Body-Vorspannung von 0) plus der Wurzel der Spannungsdifferenz zwischen dem Bulkanschluss und dem Sourceanschluss (d. h. VTH = VT0 + γ√(2φf + VBS) – √(2φf), wobei γ ein Prozessparameter ist, der als Body-Effekt-Parameter bezeichnet wird, und φf ein physikalischer Parameter ist) proportional. Daher verringert das Vorspannen des Wannenbereichs 304 (der z. B. dem Bulkanschluss 102b von 1 entspricht) mit einer Spannung, die nahe bei einem Potential des Sourcebereichs 306s liegt, den Body-Effekt, so dass ein leitender Kanal sich zwischen dem Sourcebereich 306s und dem Drainbereich 306d bilden kann, wenn eine Wortleitungsspannung von etwa null Volt an die Gate-Elektrode 312 angelegt wird.
  • Ein Back-End-of-Line-(BEOL)-Metallisierungsstapel wird in der ILD-Schicht 318 über dem Halbleitersubstrat 302 angeordnet. In einigen Ausführungsformen kann die ILD-Schicht 318 eine oder mehrere Schichten aus einem Oxid, einem Low-k-Dielektrikum oder einem Ultra-Low-k-Dielektrikum aufweisen. Der BEOL-Metallisierungsstapel weist mehrere Kontakte 316a, Metalldrahtschichten 316b und Metall-Durchkontaktierungsschichten 316c auf. In einigen Ausführungsformen können die mehreren Kontakte 316a, Metalldrahtschichten 316b und Metall-Durchkontaktierungsschichten 316c Kupfer, Wolfram und/oder Aluminium aufweisen. Die Metalldrahtschichten 316b weisen eine Sourceleitung SL auf, die einen ersten Metall-Verbindungsdraht aufweist, der mit dem Sourcebereich 306s des PMOS-Transistors 303 elektrisch verbunden ist. In einigen Ausführungsformen kann die Sourceleitung SL in einer zweiten Metalldrahtschicht angeordnet sei, die mit einem Sourcebereich 306s über einen Kontakt, eine erste Metalldrahtschicht und eine erste Metall-Durchkontaktierungsschicht verbunden ist. Die Metalldrahtschichten 316b weisen weiter eine Wortleitung WL auf, die einen zweiten Metall-Verbindungsdraht aufweist, der mit der Gate-Elektrode 312 des PMOS-Transistors 303 elektrisch verbunden ist. In einigen Ausführungsformen kann die Wortleitung WL in der ersten Metalldrahtschicht angeordnet sein, die mit der Gate-Elektrode 312 über einen Kontakt verbunden ist.
  • Eine RRAM-Zelle 320 ist in dem BEOL-Metallisierungsstapel an einem Ort angeordnet, der vertikal zwischen Metall-Verbindungsschichten liegt. Die RRAM-Zelle 320 ist von der ILD-Schicht 318 durch eine untere dielektrische Schicht 322 getrennt. In einigen Ausführungsformen kann die untere dielektrische Schicht 322 beispielsweise Siliziumkarbid (SiC) oder Siliziumnitrid (SiN) aufweisen. Die RRAM-Zelle 320 weist eine untere Elektrode 326 auf, die mit dem Drainbereich 306d direkt über mehrere Metall-Verbindungsschichten verbunden ist. In einigen Ausführungsformen weist die untere Elektrode 326 eine ebene obere Fläche auf, die mit einer unteren Fläche über gekrümmte Seitenwände (d. h. Seitenwände, die eine Neigung haben, die sich in Abhängigkeit von der Höhe ändert) verbunden ist. In einigen Ausführungsformen kann die untere Fläche auch gekrümmt sein, so dass die Seitenwände und die untere Fläche eine durchgehende gekrümmte Fläche bilden, die sich zwischen entgegengesetzten Seiten der oberen Fläche erstreckt. In verschiedenen Ausführungsformen kann die untere Elektrode 326 ein Metallnitrid oder ein Metall aufweisen. In einigen Ausführungsformen kann die untere Elektrode 326 beispielsweise Titannitrid (TiN) oder Tantalnitrid (TaN) aufweisen. In anderen Ausführungsformen kann die untere Elektrode 326 Wolfram (W) oder Kupfer (Cu) aufweisen.
  • Eine dielektrische Datenspeicherschicht 328 mit variablem Widerstand, die so konfiguriert ist, dass sie einen Datenzustand abhängig von einer angelegten Spannung speichert, liegt über der unteren Elektrode 326. In einigen Ausführungsformen kann die dielektrische Datenspeicherschicht 328 ein High-k-Dielektrikum aufweisen. In verschiedenen Ausführungsformen kann die dielektrische Datenspeicherschicht 328 beispielsweise Hafniumoxid (HfOx), Zirkoniumoxid (ZrOx), Aluminiumoxid (AlOx), Nickeloxid (NiOx), Tantaloxid (TaOx) oder Titanoxid (TiOx) aufweisen.
  • Eine obere Elektrode 332 ist über der dielektrischen Datenspeicherschicht 328 angeordnet. In einigen Ausführungsformen kann die obere Elektrode 332 TiN, TaN, W oder Cu aufweisen. In einigen Ausführungsformen kann eine Deckschicht 330 zwischen der dielektrischen Datenspeicherschicht 328 und der oberen Elektrode 332 angeordnet sein. Die Deckschicht 330 ist so konfiguriert, dass sie Sauerstoff speichert, was Widerstandsänderungen in der dielektrischen Datenspeicherschicht 328 erleichtern kann. In einigen Ausführungsformen kann die Deckschicht 330 ein Metall oder ein Metalloxid aufweisen, das eine relativ niedrige Sauerstoffkonzentration hat. In einigen Ausführungsformen kann die Deckschicht 330 beispielsweise ein Metall aufweisen wie Titan (Ti), Hafnium (Hf), Platin (Pt) und/oder Aluminium (Al). In anderen Ausführungsformen kann die Deckschicht 330 ein Metalloxid wie Titanoxid (TiOx), Hafniumoxid (HfOx), Zirkoniumoxid (ZrOx), Germaniumoxid (GeOx) oder Zäsiumoxid (CeOx) aufweisen.
  • In einigen Ausführungsformen kann eine Hartmaskenschicht 334 auf der oberen Elektrode 332 angeordnet sein und eine untere dielektrische Schicht 324 kann über der Hartmaskenschicht 334 angeordnet sein. Die obere dielektrische Schicht 324 erstreckt sich durchgehend von einem Ort über der Hartmaskenschicht 334 zu Orten, die an Seitenwände der oberen Elektrode 332 und der dielektrischen Datenspeicherschicht 328 angrenzen. Die obere dielektrische Schicht 324 trennt die Hartmaskenschicht 334, die obere Elektrode 332 und die dielektrische Datenspeicherschicht 328 von einer oberen ILD-Schicht 336, die eine darüber liegende obere Metall-Durchkontaktierung 338 und einen oberen Metalldraht 340 umgibt.
  • 4 zeigt einige zusätzliche Ausführungsformen einer Schnittansicht eines integrierten Chips 400, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird.
  • Der integrierte Chip 400 weist ein Bulk-Spannungsversorgungselement 402 auf. Das Bulk-Spannungsversorgungselement 402 ist in einem Halbleitersubstrat 302 angeordnet und ist mit einem Wannenbereich 304 eines PMOS-Transistors 303 elektrisch verbunden (der z. B. dem Bulkanschluss 102b in 1 entspricht). In einigen Ausführungsformen kann das Bulk-Spannungsversorgungselement 402 mit einem Wannenbereich 304 über eine oder mehrere Metall-Verbindungsschichten 404a–404b elektrisch verbunden sein, die in der ILD-Schicht 318 angeordnet sind. Das Bulk-Spannungsversorgungselement 402 ist so konfiguriert, dass es eine Vorspannung ungleich Null an den Wannenbereich 304 anlegt. Indem eine Vorspannung ungleich Null an den Wannenbereich 304 angelegt wird, kann der Body-Effekt des PMOS-Transistors 303 verringert werden. In einigen Ausführungsformen ist das Bulk-Spannungsversorgungselement 402 so konfiguriert, dass es eine Vorspannung ungleich Null erzeugt, die größer oder gleich einem Potential an einem Drainbereich 306d (d. h. Vdd) ist. Das Anlegen einer Vorspannung ungleich Null an den Wannenbereich 304, die einen Wert hat, der größer oder gleich der Drainspannung (Vdd) ist isoliert den Wannenbereich 304 durch die Isolierung des Übergangsbereichs von dem Halbleitersubstrat 302 und verringert so eine Schwellspannung des PMOS-Transistors 303.
  • 5A–5B zeigen einige weitere Ausführungsformen von schematischen Diagrammen eines integrierten Chips, der eine RRAM-Zelle aufweist, die von einem PMOS-Transistor gesteuert wird.
  • 5A zeigt einige Ausführungsformen eines schematischen Diagramms eines integrierten Chips 500, der ein Bulk-Spannungsversorgungselement 402' aufweist, das eine Ladungspumpe aufweist. Die Ladungspumpe weist einen ersten NMOS-Transistor 506 auf, der einen Drain, der mit einer Versorgungsspannung VDD verbunden ist, eine Source, die mit einer ersten Elektrode eines ersten Kondensators C verbunden ist, und ein Gate aufweist (d. h. einen Steueranschluss), das mit einer ersten Spannungsvervielfacherschaltung 502a verbunden ist. Zusätzliche Spannungsvervielfacherschaltungen 502b–502c sind zwischen Downstream-Diodenvorrichtungen 504a und 504b (als als Dioden verbundene NMOS-Transistoren gezeigt) verbunden und sind so konfiguriert, dass sie den Spannungswert des Ausgangssignals Vout weiter erhöhen, der dem Bulkanschluss 102b des PMOS-Transistors 102 gespeist wird, indem die Ladungsausgabe jedes der Kondensatoren C1–C2 während des Pumpens erhöht wird.
  • 5B zeigt einige Ausführungsformen eines schematischen Diagramms eines integrierten Chips 508, der ein Bulk-Spannungsversorgungselement 402'' aufweist, das einen Spannungsteiler aufweist. Der Spannungsteiler weist einen ersten Widerstand R1 und einen zweiten Widerstand R2 auf, die in Serie verbunden sind. Der erste Widerstand R1 weist einen ersten Anschluss und einen zweiten Anschluss auf. Der erste Anschluss ist mit einer Eingabe/Ausgabespannung VI/O verbunden. Der zweite Anschluss ist mit dem zweiten Widerstand R2 und mit dem Bulkanschluss 102b des PMOS-Transistors 102 verbunden. Der zweite Widerstand R2 weist einen ersten Anschluss, der mit dem zweiten Anschluss des ersten Widerstands R1 verbunden ist, und einen zweiten Anschluss auf, der mit der Erde verbunden ist. Wenn der Spannungsteiler eine I/O-Spannung VI/O empfängt, gibt er eine Spannung an den Bulkanschluss 102b des PMOS-Transistors 102 aus, die ein Bruchteil der I/O-Spannung VI/O ist. Der Spannungsteiler gibt beispielsweise eine Spannung an den Bulkanschluss 102b aus, die gleich R2/(R1 + R2)·VI/O ist.
  • 6 zeigt ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 600 zum Ausbilden und Betreiben eines integrierten Chips, der eine RRAM-Zelle aufweist, die von einem PMOS-Transistor gesteuert wird.
  • Während das offenbarte Verfahren 600 hier als Abfolge von Vorgängen oder Ereignissen gezeigt und beschrieben ist, wird klar, dass die gezeigte Reihenfolge dieser Vorgänge oder Ereignisse nicht einschränkend verstanden werden soll. Einige Vorgänge können beispielsweise in einer anderen Reihenfolge oder gleichzeitig mit anderen Vorgängen oder Ereignissen stattfinden, statt denen, die hier gezeigt und/oder beschrieben sind. Zusätzlich können nicht gezeigte Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen dieser Beschreibung zu implementieren. Weiter können ein oder mehrere der hier gezeigten Vorgänge in einem oder mehreren getrennten Vorgängen und/oder Phasen ausgeführt werden.
  • Bei 602 wird ein PMOS-Transistor in einem Substrat ausgebildet. Der PMOS-Transistor weist einen Sourceanschluss, einen Drainanschluss, einen Gateanschluss und einen Bulkanschluss auf. In einigen Ausführungsformen kann der PMOS-Transistor gemäß der Vorgänge 604–608 ausgebildet werden.
  • Bei 604 wird ein Wannenbereich, der n-Dotierungsmittel aufweist, in einem Substrat ausgebildet, das p-Dotierungsmittel aufweist.
  • Bei 606 werden ein Sourcebereich und ein Drainbereich, die p-Dotierungsmittel aufweisen, in dem Wannenbereich ausgebildet.
  • Bei 608 wird eine Gatestruktur über dem Wannenbereich an einem Ort zwischen dem Sourcebereich und dem Drainbereich ausgebildet. Die Gatestruktur weist eine Gate-Elektrode auf, die von dem Wannenbereich durch eine dielektrische Gateschicht getrennt ist.
  • Bei 610 wird ein Bulk-Spannungsversorgungselement in dem Substrat ausgebildet. Das Bulk-Spannungsversorgungselement ist mit dem Bulkanschluss des PMOS-Transistors elektrisch verbunden.
  • Bei 512 werden Metall-Verbindungsschichten in einer Zwischendielektrikums-(ILD)-Schicht über dem Substrat ausgebildet. In einigen Ausführungsformen können die eine oder mehreren Metall-Verbindungsschichten gemäß den Vorgängen 614–616 ausgebildet werden.
  • Bei 614 werden mehrere erste Metall-Verbindungsschichten in der ILD-Schicht ausgebildet, die mit dem Drainanschluss des PMOS-Transistors verbunden sind.
  • Bei 616 wird ein erster Metall-Verbindungsdraht ausgebildet, der eine Sourceleitung aufweist, die mit dem Sourceanschluss elektrisch verbunden ist, und ein zweiter Metall-Verbindungsdraht wird ausgebildet, der eine Wortleitung aufweist, die mit dem Gateanschluss elektrisch verbunden ist.
  • Bei 618 wird eine resistive RAM-(RRAM)-Zelle ausgebildet. Die RRAM-Zelle weist eine erste leitende Elektrode auf, die mit dem Drainanschluss direkt über die mehreren ersten Metall-Verbindungsschichten verbunden ist. Die erste leitende Elektrode ist von einer zweiten leitenden Elektrode durch eine dielektrische Datenspeicherschicht getrennt.
  • Bei 620 wird ein Ausbildungsvorgang ausgeführt, indem eine Spannung von im Wesentlichen Null an die Wortleitung und die Sourceleitung angelegt wird, eine zweite Spannung ungleich Null an den Bulkanschluss angelegt wird und eine dritte Spannung ungleich Null an die zweite leitende Elektrode angelegt wird. Der Ausbildungsvorgang bildet eine leitende Faser oder Pfad in der dielektrischen Datenspeicherschicht. Nachdem die Faser ausgebildet wurde, kann sie dann zurückgesetzt (getrennt werden, was zu höherem Widerstand führt) werden oder gesetzt werden (neu gebildet werden, was zu niedrigerem Widerstand führt), um Datenzustände zu speichern.
  • Bei 622 werden Vorspannungen selektiv an den PMOS-Transistor und die RRAM-Zelle angelegt, um Datenzustände in die RRAM-Zelle zu schreiben. In verschiedenen Ausführungsformen kann die Vorspannung selektiv gemäß der Vorgänge 624–626 angelegt werden.
  • Bei 624 wird ein Reset-Vorgang ausgeführt, indem eine Spannung von im Wesentlichen Null an die Wortleitung und die zweite leitende Elektrode angelegt wird und eine erste Spannung ungleich Null an die Sourceleitung und den Bulkanschluss angelegt wird. Der Reset-Vorgang versetzt die dielektrische Datenspeicherschicht von einem Zustand niedrigen Widerstands in einen Zustand hohen Widerstands.
  • Bei 626 wird ein Set-Vorgang ausgeführt, indem eine Spannung von im Wesentlichen Null an die Wortleitung und die Sourceleitung angelegt wird und eine zweite Spannung ungleich Null an den Bulkanschluss und eine dritte Spannung ungleich Null an die zweite leitende Elektrode angelegt wird. Der Set-Vorgang versetzt die dielektrische Datenspeicherschicht von einem Zustand hohen Widerstands in einen Zustand niedrigen Widerstands.
  • 7–12B zeigen einige Ausführungsformen eines Verfahrens zum Ausbilden und Betreiben eines integrierten Chips, der eine RRAM-Zelle aufweist, die von einem PMOS-Transistor gesteuert wird. Obwohl die 7–12B mit Bezug auf das Verfahren 600 beschrieben sind, versteht es sich, dass die offenbarten Strukturen in den 7–12B nicht auf ein solches Verfahren beschränkt sind, sondern als Strukturen für sich stehen können, unabhängig vom Verfahren.
  • 7 zeigt einige Ausführungsformen von Schnittansichten 700a–700c eines integrierten Chips, die zu dem Vorgang 602 gehören. Die Schnittansichten 700a–700c zeigen eine nicht einschränkende Ausführungsform des Ausbildens eines PMOS-Transistors 303, der einen Wannenbereich 304, der n-Dotierungsmittel aufweist, in einem Halbleitersubstrat 302 aufweist, das p-Dotierungsmittel aufweist. Es versteht sich jedoch, dass in alternativen Ausführungsformen der PMOS-Transistor ausgebildet werden kann, indem Source- und Drainbereiche, die p-Dotierungsmittel aufweisen, in einem Substrat, das n-Dotierungsmittel aufweist, ausgebildet werden.
  • Wie in der Schnittansicht 700a gezeigt ist, wird ein Wannenbereich 304 in einem Halbleitersubstrat 302 ausgebildet. In verschiedenen Ausführungsformen kann das Halbleitersubstrat 302 jede Art von Halbleiterträger (z. B. wie Silizium, SiGe, SOI), etwa einen Halbleiterwafer und/oder einen oder mehrere Dies auf einem Wafer sowie jede andere Art von Halbleiter- und/oder epitaktische Schichten aufweisen, die damit verbunden sind. In einigen Ausführungsformen weist das Halbleitersubstrat 302 p-Dotierungsmittel auf. Der Wannenbereich 304 wird ausgebildet, indem eine n-Dotierungsmittelspezies 702 (z. B. Phosphor, Arsen etc.) in Bereichen des Halbleitersubstrats 302 implantiert werden, die nicht durch die Maskenschicht 704 maskiert sind. In einigen Ausführungsformen kann die n-Dotierungsmittelspezies 702 dann in das Halbleitersubstrat 302 durch ein Hochtemperatur-Ausheilen getrieben werden.
  • Wie in der Schnittansicht 700b gezeigt ist, werden ein Sourcebereich 306s und ein Drainbereich 306d in dem Wannenbereich 304 ausgebildet. Der Sourcebereich 306s und der Drainbereich 306d können ausgebildet werden, indem eine p-Dotierungsmittelspezies (z. B. Bor, Aluminium etc.) in Bereiche des Halbleitersubstrats 302 implantiert werden, die nicht durch die Maskenschicht 708 maskiert sind. In einigen Ausführungsformen kann die p-Dotierungsmittelspezies 706 dann in das Halbleitersubstrat 304 durch ein Hochtemperatur-Ausheilen getrieben werden.
  • Wie in der Schnittansicht 700c gezeigt ist, wird ein Gatebereich 308 über einem Kanalbereich 305 ausgebildet. Der Gatebereich 308 weist eine dielektrische Gateschicht 310 und eine darüber liegende Gate-Elektrode 312 auf. In einigen Ausführungsformen kann der Gatebereich 308 durch Abscheidungsverfahren und ein oder mehreren folgende Strukturierverfahren ausgebildet werden.
  • 8 zeigt einige Ausführungsformen einer Schnittansicht 800 eines integrierten Chips, der zu Vorgang 610 gehört.
  • Wie in der Schnittansicht 800 gezeigt ist, wird ein Bulk-Spannungsversorgungselement 402 in dem Halbleitersubstrat 302 ausgebildet. In einigen Ausführungsformen kann das Bulk-Spannungsversorgungselement 402 eine Ladungspumpe aufweisen, die mehrere Transistoren und kapazitive Elemente aufweist. In anderen Ausführungsformen kann das Bulk-Spannungsversorgungselement 402 einen Spannungsteiler aufweisen, der resistive Elemente umfasst. In einigen Ausführungsformen können die kapazitiven und/oder resistiven Elemente in einer ILD-Schicht (nicht gezeigt) in späteren Vorgängen des Verfahrens ausgebildet werden, die über dem Halbleitersubstrat 302 liegt.
  • 9 zeigt einige Ausführungsformen einer Schnittansicht 900 eines integrierten Chips, der zu Vorgang 612 gehört.
  • Wie in der Schnittansicht 900 gezeigt ist, werden mehrere Metall-Verbindungsschichten 316a–316c in einer ILD-Schicht 318 ausgebildet, die über dem Halbleitersubstrat 302 liegt. Die mehreren Metall-Verbindungsschichten 316a–316c können mehrere erste Metall-Verbindungsschichten aufweisen, die mit dem Drainbereich 306d des PMOS-Transistors 303 verbunden sind. Die mehreren Metall-Verbindungsschichten 316a–316c können weiter einen ersten Metall-Verbindungsdraht, der eine Sourceleitung aufweist, die mit dem Sourcebereich 306s elektrisch verbunden ist, und ein zweiter Metall-Verbindungsdraht wird ausgebildet, der eine Wortleitung aufweist, die mit der Gate-Elektrode 312 elektrisch verbunden ist. In einigen Ausführungsformen können die mehreren Metall-Verbindungsschichten 316a–316c weiter eine oder mehrere Metall-Verbindungsschichten 404a–404b aufweisen, die so konfiguriert sind, dass sie das Bulk-Spannungsversorgungselement 402 elektrisch mit dem Wannenbereich 304 verbinden.
  • In verschiedenen Ausführungsformen können die mehreren Metall-Verbindungsschichten 316a–316c durch ein Single-Damascene- und/oder ein Dual-Damascene-Verfahren ausgebildet werden. Bei einem Dual-Damascene-Verfahren wird beispielsweise eine Unterschicht der ILD-Schicht 318 (z. B. eine dielektrische Low-k-Schicht) über dem Halbleitersubstrat 302 durch eine Dampfabscheidungstechnik ausgebildet. Die Unterschicht wird selektiv einem Ätzmittel (z. B. CF4, CHF3, C4F8, HF etc.) ausgesetzt, das so konfiguriert ist, dass es die Unterschicht selektiv ätzt, um mehrere Durchkontaktierungslöcher und mehrere Metallgräben über den mehreren Durchkontaktierungslöchern auszubilden. Ein Metallmaterial wird in den mehreren Durchkontaktierungslöchern und Metallgräben ausgebildet. In einigen Ausführungsformen kann ein Abscheidungsverfahren verwendet werden, um eine Keimschicht in den mehreren Durchkontaktierungslöchern auszubilden, gefolgt von einem nachfolgenden Plattierverfahren (z. B. einem Elektroplattierverfahren, einem stromlosen Plattierverfahren), das das Metallmaterial mit einer Dicke ausbildet, die die mehreren Durchkontaktierungslöcher und Metallgräben füllt, In einigen Ausführungsformen kann ein chemisch-mechanisches Polier-(CMP)-Verfahren verwendet werden, um überschüssiges Metallmaterial von einer oberen Fläche der Unterschicht der ILD-Schicht 318 zu entfernen.
  • 10 zeigt einige Ausführungsformen einer Schnittansicht 1000 eines integrierten Chips, die zu Vorgang 618 gehört.
  • Wie in der Schnittansicht 1000 gezeigt ist, wird eine RRAM-Zelle 320 über den mehreren Metall-Verbindungsschichten 316a–316c ausgebildet. Die RRAM-Zelle 320 kann ausgebildet werden, indem eine untere Elektrodenschicht, eine dielektrische Datenspeicherschicht, eine obere Elektrodenschicht und eine Hartmaskenschicht durch ein Dampfabscheidungsverfahren (z. B. chemische Gasphasenabscheidung, physikalische Gasphasenabscheidung etc.) selektiv abgeschieden werden. Die untere Elektrodenschicht, die dielektrische Datenspeicherschicht und die obere Elektrodenschicht können dann durch mehrere Ätzverfahren geätzt werden, um eine untere Elektrode 326, eine dielektrische Datenspeicherschicht 328 und eine obere Elektrode 332 auszubilden.
  • In einigen Ausführungsformen kann eine untere dielektrische Schicht 322 auf der ILD-Schicht 318 ausgebildet werden, bevor die RRAM-Zelle 320 ausgebildet wird. In einigen zusätzlichen Ausführungsformen kann eine obere dielektrische Schicht 324 über der RRAM-Zelle 320 ausgebildet werden. Eine obere ILD-Schicht 336 kann dann über der oberen dielektrischen Schichten 324 ausgebildet werden und eine obere Metall-Durchkontaktierung 338 kann in der oberen ILD-Schicht 336 ausgebildet werden, um die obere Elektrode mit einem oberen Metalldraht 340 zu verbinden, der eine Bitleitung aufweist.
  • 11 zeigt einige Ausführungsformen eines schematischen Diagramms 1100a und 1100b eines integrierten Chips, das zu Vorgang 620 gehört. Es ist klar, dass die Vorspannungswerte, die in den schematischen Diagrammen 1100a–1100b gezeigt sind, nicht einschränkende Beispiele von Spannungswerten sind, die während des „Erzeugungs”-Verfahrens verwendet werden können.
  • Wie in dem schematischen Diagramm 1100a gezeigt ist, gibt es, wenn keine Vorspannungen an die Wortleitung WL, die Bitleitung BL und die Sourceleitung SL angelegt werden, keine leitende Faser in der dielektrischen Datenspeicherschicht 108.
  • Wie in dem schematischen Diagramm 1100b gezeigt ist, kann eine leitende Faser 1102 in der dielektrischen Datenspeicherschicht 108 ausgebildet werden, indem ein „Erzeugungs”-Vorgang ausgeführt wird. Während des Erzeugungsvorgangs wird die Sourceleitung auf eine Spannung VSL gesetzt, die im Wesentlichen Null Volt beträgt. Die Wortleitung WL wird auf eine Spannung VWL gesetzt, die im Wesentlichen Null Volt beträgt, was zusammen mit dem Setzten des Bulkanschlusses 102b auf eine Spannung VB ungleich Null (z. B. VB ≈ 1,0 V) zu einer Spannung VN1 (z. B. VN1 ≈ 0,2 V) an einem Knoten N1 führt, der mit der ersten leitenden Elektrode 106a der RRAM-Zelle 104 verbunden ist. Die zweite leitende Elektrode 106b wird auf eine Spannung VN2 (z. B. VN2 ≈ 3 V) gesetzt, die viel größer als die Spannung VN1 ist, was zu einer Potentialdifferenz zwischen der ersten leitenden Elektrode 106a und der zweiten leitenden Elektrode 106b führt, was zu Sauerstoff-Ionenwanderung in die dielektrische Datenspeicherschicht 108 führt, um anfänglich die leitende Faser 1102 zu bilden.
  • 12A–12B zeigen einige Ausführungsformen von schematischen Diagrammen 1200a und 1200b eines integrierten Chips, die zu Vorgang 622 gehören. Nachdem der „Erzeugungs”-Vorgang beendet ist, kann die RRAM-Zelle zwischen Datenzuständen durch „Set”- und „Reset”-Operationen rotiert werden, wie in den schematischen Diagrammen 1200a und 1200b gezeigt ist. Es versteht sich, dass die Spannungswerte, die in den schematischen Diagrammen 1200a und 1200b gezeigt sind, nicht einschränkende Beispiele von Spannungswerten sind, die während der „Set”- und „Reset”-Operationen verwendet werden können.
  • Wie in dem schematischen Diagramm 1200a gezeigt ist, wird während eines Reset-Vorgangs die Sourceleitung SL auf eine Spannung ungleich Null VSL gesetzt (z. B. VSL ≈ 1,8 V). Die Wortleitung wird auf eine Spannung VWL gesetzt, die etwa Null Volt beträgt, um den PMOS-Transistor 102 anzuschalten, was zusammen mit dem Setzen des Bulkanschlusses 102b auf eine Spannung ungleich Null VB (z. B. VB 1,8 V) zu einer Spannung VN1 (z. B. VN2 1,6 V) an dem Knoten N1 führt, der mit der ersten leitenden Elektrode 106a der RRAM-Zelle 104 verbunden ist. Die zweite leitende Elektrode 106b der RRAM-Zelle 104 wird auf einer Spannung VN2 gehalten, die kleiner als VN1 ist (z. B. VN2 ≈ 0 V), wodurch eine Spannungsdifferenz zwischen der ersten und der zweiten leitenden Elektrode 106a und 106b gebildet wird, was Ionen zu der dielektrischen Datenspeicherschicht 108 bewegt, wo die Ionen mit den Lücken der leitenden Faser kombinieren, was dazu führt, dass sich ein Bruch in der leitenden Faser 1102 bildet.
  • Wie in dem schematischen Diagramm 1200b gezeigt ist, wird während eines Set-Vorgangs die Sourceleitung SL auf eine Spannung VSL gesetzt, die im Wesentlichen Null Volt beträgt. Die Wortleitung WL wird auf eine Spannung VWL von im Wesentlichen Null Volt gesetzt, was zusammen mit dem Setzten des Bulkanschlusses 102b auf eine Spannung VB ungleich Null (z. B. VB ≈ 1,0 V) zu einer Spannung VN1 (z. B. VN1 ≈ 0,5 V) an einem Knoten N1 führt, der mit der ersten leitenden Elektrode 106a der RRAM-Zelle 104 verbunden ist. Die zweite leitende Elektrode 106b wird auf eine Spannung VN2 über der Spannung VN1 (z. B. VN2 ≈ 1,4 V) gesetzt, was zu einer Potentialdifferenz zwischen den leitenden Elektroden führt, die Ionen von der dielektrischen Datenspeicherschicht 108 entfernt, was zu dem Ausbilden von Lücken der leitenden Faser führt, um die leitende Faser 1102 wiederherzustellen.
  • Die vorliegende Offenbarung betrifft also einen integrierten Chip, der eine RRAM-Zelle aufweist, die durch einen PMOS-Transistor gesteuert wird, und ein zugehöriges Ausbildungsverfahren.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines integrierten Chips. Das Verfahren umfasst das Ausbilden eines PMOS-Transistors in einem Substrat. Das Verfahren umfasst weiter das Ausbilden einer resistiven RAM-(RRAM)-Zelle über dem Substrat, wobei die RRAM-Zelle eine erste leitende Elektrode aufweist, die mit einem Drainbereich des PMOS-Transistors verbunden ist und von einer zweiten leitenden Elektrode durch eine dielektrische Datenspeicherschicht getrennt ist, die einen variablen Widerstand hat.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines integrierten Chips. Das Verfahren umfasst das Ausbilden eines PMOS-Transistors in einem Halbleitersubstrat. Das Verfahren umfasst weiter das Ausbilden eines Bulk-Spannungsversorgungselements in dem Halbleitersubstrat, wobei das Bulk-Spannungsversorgungselement mit einem Bulkanschluss des PMOS-Transistors elektrisch verbunden ist. Das Verfahren umfasst weiter das Ausbilden einer oder mehrerer Metall-Verbindungsschichten in einer Zwischendielektrikums-(ILD)-Schicht über dem Halbleitersubstrat. Das Verfahren umfasst weiter das Ausbilden einer resistiven RAM-(RRAM)-Zelle, wobei die RRAM-Zelle eine erste leitende Elektrode aufweist, die mit einem Drainanschluss des PMOS-Transistors über eine oder mehrere Metall-Verbindungsschichten direkt verbunden ist und die von einer zweiten leitenden Elektrode durch eine dielektrische Datenspeicherschicht getrennt ist, die einen variablen Widerstand hat.
  • In noch anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip (IC). Der IC weist einen PMOS-Transistor auf, der in einem Halbleitersubstrat angeordnet ist. Der IC weist weiter eine resistive RAM-(RRAM)-Zelle auf, die in einer Zwischendielektrikums-(ILD)-Schicht über dem Halbleitersubstrat angeordnet ist, wobei die RRAM-Zelle eine erste leitende Elektrode aufweist, die von einer zweiten leitenden Elektrode durch eine dielektrische Datenspeicherschicht getrennt ist, die einen variablen Widerstand hat. Der IC weist weiter eine oder mehrere Metall-Verbindungsschichten auf, die zwischen einem Drainbereich des PMOS-Transistors und der ersten leitenden Elektrode verbunden sind.
  • Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Ausbilden eines integrierten Chips, das Folgendes umfasst: Ausbilden eines PMOS-Transistors in einem Substrat; und Ausbilden einer resistiven RAM-(RRAM)-Zelle über dem Substrat, wobei die RRAM-Zelle eine erste leitende Elektrode aufweist, die mit einem Drainbereich des PMOS-Transistors verbunden ist und die von einer zweiten leitenden Elektrode durch eine dielektrische Datenspeicherschicht getrennt ist, die einen variablen Widerstand hat.
  2. Verfahren nach Anspruch 1, das weiter Folgendes umfasst: Verbinden eines Sourceanschlusses des PMOS-Transistors mit einem ersten Metall-Verbindungsdraht, der eine Sourceleitung aufweist, die mit den Sourceanschlüssen eines oder mehrerer zusätzlicher PMOS-Transistoren in einem Speicherarray verbunden ist, der mehrere RRAM-Zellen aufweist; und Verbinden eines Gateanschlusses des PMOS-Transistors mit einem zweiten Metalldraht, der eine Wortleitung aufweist, die mit den Gateanschlüssen des einen oder der mehreren zusätzlichen PMOS-Transistoren in dem Speicherarray verbunden ist.
  3. Verfahren nach Anspruch 2, das weiter Folgendes umfasst: Anlegen einer Vorspannung von im Wesentlichen Null an die Wortleitung; und gleichzeitiges Anlegen einer Spannung ungleich Null an einen Bulkanschluss des PMOS-Transistors.
  4. Verfahren nach einem der vorangegangenen Ansprüche, das weiter Folgendes umfasst: Ausführen eines Reset-Vorgangs, um die dielektrische Datenspeicherschicht von einem Zustand niedrigen Widerstands in einen Zustand hohen Widerstands zu versetzen, indem eine im Wesentlichen gleiche Spannung an die Sourceleitung und den Bulkanschluss angelegt wird; wobei die dielektrische Datenspeicherschicht in dem Zustand hohen Widerstands einen größeren Widerstand als in dem Zustand niedrigen Widerstands hat.
  5. Verfahren nach einem der vorangegangen Ansprüche, das weiter Folgendes umfasst: Ausführen eines Set-Vorgangs, um die dielektrische Datenspeicherschicht von einem Zustand hohen Widerstands in einen Zustand niedrigen Widerstands zu versetzen, indem eine erste Spannung an die erste leitende Elektrode der RRAM-Zelle angelegt wird und eine zweite Spannung, die kleiner als die erste Spannung ist, an die zweite leitende Elektrode der RRAM-Zelle angelegt wird.
  6. Verfahren nach einem der vorangegangen Ansprüche, wobei der PMOS-Transistor Folgendes umfasst: einen Wannenbereich, der in einem Halbleitersubstrat angeordnet ist und n-Dotierungsmittel aufweist; einen Sourcebereich, der in dem Wannenbereich angeordnet ist und p-Dotierungsmittel aufweist; einen Drainbereich, der in dem Wannenbereich angeordnet ist und p-Dotierungsmittel aufweist; und eine Gate-Elektrode, die über dem Wannenbereich an einem Ort seitlich zwischen dem Sourcebereich und dem Drainbereich angeordnet ist.
  7. Verfahren nach einem der vorangegangen Ansprüche, das weiter Folgendes umfasst: Anlegen einer Vorspannung ungleich Null an einen Bulkanschluss des PMOS-Transistors.
  8. Verfahren nach Anspruch 7, wobei die Vorspannung ungleich Null durch ein Bulk-Spannungsversorgungselement erzeugt wird, das eine Ladungspumpe oder einen Spannungsteiler aufweist.
  9. Verfahren zum Ausbilden eines integrierten Chips, das Folgendes umfasst: Ausbilden eines PMOS-Transistors in einem Halbleitersubstrat; Ausbilden eines Bulk-Spannungsversorgungselements in dem Halbleitersubstrat, wobei das Bulk-Spannungsversorgungselement mit einem Bulkanschluss des PMOS-Transistors elektrisch verbunden ist; Ausbilden einer oder mehrerer Metall-Verbindungsschichten in einer Zwischendielektrikums-(ILD)-Schicht über dem Halbleitersubstrat; und Ausbilden einer resistiven RAM-(RRAM)-Zelle, wobei die RRAM-Zelle eine erste leitende Elektrode aufweist, die mit einem Drainanschluss des PMOS-Transistors über eine oder mehrere Metall-Verbindungsschichten direkt verbunden ist und die von einer zweiten leitenden Elektrode durch eine dielektrische Datenspeicherschicht getrennt ist, die einen variablen Widerstand hat.
  10. Verfahren nach Anspruch 9, wobei das Bulk-Spannungsversorgungselement eine Ladungspumpe aufweist.
  11. Verfahren nach Anspruch 9 oder 10, wobei das Bulk-Spannungsversorgungselement einen Spannungsteiler, der einen Eingangsanschluss aufweist, der mit einer I/O-Spannung verbunden ist, und einen Ausgangsanschluss aufweist, der mit dem Bulkanschluss verbunden ist.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei der PMOS-Transistor Folgendes umfasst: einen Wannenbereich, der in dem Halbleitersubstrat angeordnet ist und n-Dotierungsmittel aufweist; einen Sourcebereich, der in dem Wannenbereich angeordnet ist und p-Dotierungsmittel aufweist; einen Drainbereich, der in dem Wannenbereich angeordnet ist und p-Dotierungsmittel aufweist; und eine Gate-Elektrode, die über dem Wannenbereich an einem Ort seitlich zwischen dem Sourcebereich und dem Drainbereich angeordnet ist.
  13. Verfahren nach einem der Ansprüche 9 bis 12, das weiter Folgendes umfasst: Ausbilden eines ersten Metall-Verbindungsdrahts, der mit einem Sourceanschluss des PMOS-Transistors elektrisch verbunden ist, wobei der erste Metall-Verbindungsdraht eine Sourceleitung aufweist, die mit den Sourceanschlüssen des einen oder der mehreren PMOS-Transistoren in einem Speicherarray verbunden ist, der mehrere RRAM-Zellen aufweist; und Ausbilden eines zweiten Metall-Verbindungsdrahts, der mit dem Gateanschluss des PMOS-Transistors elektrisch verbunden ist, wobei der zweite Metall-Verbindungsdraht eine Wortleitung aufweist, die mit den Gateanschlüssen des einen oder mehreren PMOS-Transistoren in dem Speicherarray verbunden ist.
  14. Verfahren nach Anspruch 13, das weiter Folgendes umfasst: Anlegen einer Vorspannung von im Wesentlichen Null an die Wortleitung; und gleichzeitiges Anlegen einer Spannung ungleich Null an einen Bulkanschluss des PMOS-Transistors.
  15. Verfahren nach Anspruch 13 oder 14, das weiter Folgendes umfasst: Ausführen eines Reset-Vorgangs, um die dielektrische Datenspeicherschicht von einem Zustand niedrigen Widerstands in einen Zustand hohen Widerstands zu versetzen, indem eine im Wesentlichen gleiche Spannung an die Sourceleitung und den Bulkanschluss angelegt wird; und wobei die dielektrische Datenspeicherschicht in dem Zustand hohen Widerstands einen größeren Widerstand als in dem Zustand niedrigen Widerstands hat.
  16. Integrierter Chip (IC), der Folgendes umfasst: einen PMOS-Transistor, der in einem Halbleitersubstrat angeordnet ist; eine resistive RAM-(RRAM)-Zelle, die in einer Zwischendielektrikums-(ILD)-Schicht über dem Halbleitersubstrat angeordnet ist, wobei die RRAM-Zelle eine erste leitende Elektrode aufweist, die von einer zweiten leitenden Elektrode durch eine dielektrische Datenspeicherschicht getrennt ist, die einen variablen Widerstand hat; und eine oder mehrere Metall-Verbindungsschichten, die zwischen einem Drainbereich des PMOS-Transistors und der ersten leitenden Elektrode verbunden sind.
  17. IC nach Anspruch 16, wobei der PMOS-Transistor Folgendes umfasst: einen Wannenbereich, der in dem Halbleitersubstrat angeordnet ist und n-Dotierungsmittel aufweist; einen Sourcebereich, der in dem Wannenbereich angeordnet ist und p-Dotierungsmittel aufweist; einen Drainbereich, der in dem Wannenbereich angeordnet ist und p-Dotierungsmittel aufweist; und eine Gate-Elektrode, die über dem Wannenbereich an einem Ort seitlich zwischen dem Sourcebereich und dem Drainbereich angeordnet ist.
  18. IC nach Anspruch 17, wobei der PMOS-Transistor Folgendes umfasst: ein Bulk-Spannungsversorgungselement in dem Halbleitersubstrat und mit dem Wannenbereich elektrisch verbunden.
  19. IC nach Anspruch 18, wobei das Bulk-Spannungsversorgungselement eine Ladungspumpe oder einen Spannungsteiler aufweist.
  20. IC nach einem der Ansprüche 16 bis 19, der weiter Folgendes umfasst: einen ersten Metall-Verbindungsdraht, der in der ILD-Schicht angeordnet ist und eine Sourceleitung aufweist, die mit einem Sourceleitungs-Treiber verbunden ist, wobei der erste Metall-Verbindungsdraht mit einem Sourcebereich des PMOS-Transistors elektrisch verbunden ist; einen zweiten Metall-Verbindungsdraht, der in der ILD-Schicht angeordnet ist und eine Wortleitung aufweist, die mit einem Spaltendecoder verbunden ist, wobei der zweite Metall-Verbindungsdraht mit der Gate-Elektrode des PMOS-Transistors elektrisch verbunden ist; und einen dritten Metall-Verbindungsdraht, der in der ILD-Schicht angeordnet ist und eine Bitleitung aufweist, die mit einem Reihendecoder verbunden ist, wobei der dritte Metall-Verbindungsdraht mit der zweiten leitenden Elektrode elektrisch verbunden ist.
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