CN109448772A - 一种减少电压差的存储器字线选择电路及芯片和存储器 - Google Patents
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Abstract
本发明公开了一种减少电压差的存储器字线选择电路及芯片和存储器，包括三个P型mos管和三个N型mos管，所述三个P型mos管分别为MP0、MP1和MP2，所述三个N型mos管分别为MN0、MN1和MN2，所述MP0的漏极和MP1和漏极均连接到所述MP2的源极，所述MN0的漏极和MN1和漏极均连接到所述MN2的源极，所述MP2的漏极和MN2的漏极连接并引出字线信号输出端WL，所述MP2的栅极和MN2的栅极分别作为字线控制输入端PVmid和NVmind。本发明能够有效降低电路中的MOS管的电压差，保护MOS管，从而提高电路可靠性和耐久性。
Description
技术领域
本发明涉及一种存储器的字线线路，特别是一种减少电压差的存储器字线选择电路及芯片和存储器。
背景技术
在存储器电路中，字线选择电路的输出电压可以为正压，也可以为负压，而传统的字线选择电路的输出电压范围比较宽，正负压之间相差较大，在字线信号输出端(WordLine，简称WL)切换电压的时候容易对电路中的MOS管造成影响，降低电路的可靠性和耐久性。
发明内容
为解决上述问题，本发明提供了一种减少电压差的存储器字线选择电路，能够有效降低电路中的MOS管的电压差，保护MOS管，从而提高电路可靠性和耐久性。
本发明解决其问题所采用的技术方案是：
一种减少电压差的存储器字线选择电路，包括三个P型mos管和三个N型mos管，所述三个P型mos管分别为MP0、MP1和MP2，所述三个N型mos管分别为MN0、MN1和MN2，所述MP0的漏极和MP1和漏极均连接到所述MP2的源极，所述MN0的漏极和MN1和漏极均连接到所述MN2的源极，所述MP2的漏极和MN2的漏极连接并引出字线信号输出端WL，所述MP2的栅极和MN2的栅极分别作为字线控制输入端PVmid和NVmind。
进一步，所述字线控制输入端PVmid保持接地电压GND，所述字线控制输入端NVmid保持低位负电压Vnn＿L。
进一步，所述MP0的源极和MP1的源极的控制电压为高电压HV或接地电压GND，所述MN0的源极和MN1的源极的控制电压为负电压Vnn或低位负电压Vnn＿L。
一种存储器芯片，包括有上述的一种减少电压差的存储器字线选择电路。
一种存储器，设置有至少一个存储器芯片，包括有上述的一种减少电压差的存储器字线选择电路。
本发明的有益效果是：本发明三个P型mos管和三个N型mos管分别连接在字线选择电路的两侧上，分别输出正电压和负电压实现字线电压的切换，所述字线信号输出端在输出正电压的时候，所述MP0和MP1选一导通，N型mos管一侧截止，在输出负电压的时候，所述MN0和MN1选一导通，P型mos管一侧截止，因此对于电路中6个mos管而言，各自的漏极电压与栅极电压之间的电压差，能够人为控制，从而能够降低MOS管的电压差，从而提高电路可靠性和耐久性。
附图说明
下面结合附图和实施例对本发明作进一步说明。
图1是本发明的字线选择电路图；
图2是本发明字线信号输出端输出高电压的电压标示图；
图3是本发明字线信号输出端输出高电压的另一个电压标示图；
图4是本发明字线信号输出端输出负电压的电压标示图；
图5是本发明字线信号输出端输出负电压的另一个电压标示图。
具体实施方式
参照图1，本发明的一个实施例提供了一种减少电压差的存储器字线选择电路，包括三个P型mos管和三个N型mos管，所述三个P型mos管分别为MP0、MP1和MP2，所述三个N型mos管分别为MN0、MN1和MN2，所述MP0的漏极和MP1和漏极均连接到所述MP2的源极，所述MN0的漏极和MN1和漏极均连接到所述MN2的源极，所述MP2的漏极和MN2的漏极连接并引出字线信号输出端WL，所述MP2的栅极和MN2的栅极分别作为字线控制输入端PVmid和NVmind。
本实施例的三个P型mos管和三个N型mos管以所述字线信号输出端为轴对称分布，通过控制施加在mos管上的电压控制相应mos管的导通和截止，从而实现所述字线信号输出端上不同的电压输出；在选择导通和截止的时候，P型mos管一侧负责输出正电压，而N型mos管一侧负责输出负电压或低位负电压，由于P型mos管一侧和N型mos管一侧共同接入到所述字线信号输出端，因此所述字线信号输出端可以输出正负电压实现字线电路功能，另一方面，本实施例在输出正电压的时候，所述MP0和MP1选一导通，N型mos管一侧截止，在输出负电压的时候，所述MN0和MN1选一导通，P型mos管一侧截止，因此对于电路中6个mos管而言，各自的漏极电压与栅极电压之间的电压差，能够人为控制，从而能够降低MOS管的电压差，从而提高电路可靠性和耐久性
优选地，本发明的一种减少电压差的存储器字线选择电路提供了另一个实施例，所述字线控制输入端PVmid保持接地电压GND，所述字线控制输入端NVmid保持低位负电压Vnn＿L。
本实施例基于P型mos管和N型mos管的特性，在MP2的栅极和MN2的栅极上施加恒定的电压，因此电路在切换mos管的导通和截止状态时，只要改变输入所述MP2的源极电压和所述MN2的源极电压即可，而使所述MP2的源极电压和所述MN2的源极电压受两侧的四个mos管控制，因此整体电路易于控制，可靠性高。
优选地，本发明的一种减少电压差的存储器字线选择电路提供了另一个实施例，所述MP0的源极和MP1的源极的控制电压为高电压HV或接地电压GND，所述MN0的源极和MN1的源极的控制电压为负电压Vnn或低位负电压Vnn＿L。
本实施例实际上也是基于P型mos管和N型mos管的特性，通过在源极施加相应的电压使mos管导通和截止，根据选用的mos管的性能参数，可以设置相应的电压值，简化电路的供电结构。
优选地，本发明的一种减少电压差的存储器字线选择电路提供了另一个实施例，所述MP0和MP2的开关状态相同，所述MN0和MN2的开关状态相同。
本实施例限定了MP0作为电压传递端将施加在自身的源极的电压传递到MP2的源极，MN0作为电压传递端将施加在自身的源极的电压传递到MN2的源极。
一种存储器芯片，包括有上述的一种减少电压差的存储器字线选择电路。
一种存储器，设置有至少一个存储器芯片，包括上述的一种减少电压差的存储器字线选择电路。
本发明的另一个实施例提供了一种减少电压差的存储器字线选择电路，包括三个P型mos管和三个N型mos管，所述三个P型mos管分别为MP0、MP1和MP2，所述三个N型mos管分别为MN0、MN1和MN2，所述MP0的漏极和MP1和漏极均连接到所述MP2的源极，所述MN0的漏极和MN1和漏极均连接到所述MN2的源极，所述MP2的漏极和MN2的漏极连接并引出字线信号输出端WL，所述MP2的栅极和MN2的栅极分别作为字线控制输入端PVmid和NVmind，所述PVmid保持接地电压GND，所述NVmid保持低位负电压Vnn＿L，所述MP0的源极和MP1的源极的控制电压为高电压HV或接地电压GND，所述MN0的源极和MN1的源极的控制电压为负电压Vnn或低位负电压Vnn＿L，所述MP0和MP2的开关状态相同，所述MN0和MN2的开关状态相同。
本实施例的工作方式如下，包括四种情况：
1.所述字线信号输出端WL输出高电压：
参照图2，所述MP0的栅极施加接地电压GND，所述MN0的栅极低位负电压Vnn＿L，所述MP0的源极施加高电压HV，所述MN0的源极施加低位负电压Vnn＿L，所述MP1的源极施加接地电压GND，所述MP1的栅极施加高电压HV，所述MN1的源极和栅极均施加负电压Vnn，此时所述MP0和MP2导通，MP1截止，MN0、MN1和MN2截止，此时P型mos管一侧的最大电压差是Vmax1＝HV－GND，N型mos管的最大电压差是Vmax2＝HV－Vnn_L。
2.所述字线信号输出端WL输出高电压的另一种情况：
参照图3，所述MP1的栅极施加接地电压GND，所述MN0的栅极低位负电压Vnn＿L，所述MP1的源极施加高电压HV，所述MN0的源极施加低位负电压Vnn＿L，所述MP0的源极施加接地电压GND，所述MP0的栅极施加高电压HV，所述MN1的源极和栅极均施加负电压Vnn，此时所述MP1和MP2导通，MP0截止，MN0、MN1和MN2截止，此时P型mos管一侧的最大电压差是Vmax1＝HV－GND，N型mos管的最大电压差是Vmax2＝HV－Vnn_L。
3.所述字线信号输出端WL输出负电压：
参照图4，所述MP0的栅极施加接地电压GND，所述MN0的栅极低位负电压Vnn＿L，所述MP0的源极施加接地电压GND，所述MN0的源极施加负电压Vnn，所述MP1的源极施加接地电压GND，所述MP1的栅极施加高电压HV，所述MN1的源极和栅极均施加负电压Vnn，此时所述MN0和MN2导通，MN1截止，MP0、MP1和MP2截止，此时P型mos管一侧的最大电压差是Vmax1＝GND－Vnn，N型mos管一侧的最大电压差是Vmax2＝Vnn_L－Vnn。
4.所述字线信号输出端WL输出负电压：
参照图5，所述MP0的栅极施加高电压HV，所述MN0的栅极低位负电压Vnn，所述MP0的源极施加接地电压GND或者高电压HV，所述MN0的源极施加负电压Vnn或者低位负电压Vnn＿L，所述MP1的源极和栅极均施加接地电压GND，所述MN1的源极施加负电压Vnn，所述MN1的栅极施加低位负电压Vnn＿L，此时所述MN1和MN2导通，MN0截止，MP0、MP1和MP2截止，此时P型mos管一侧的最大电压差是Vmax1＝GND－Vnn，N型mos管一侧的最大电压差是Vmax2＝Vnn＿L－Vnn。
综上所述，实际上在所述字线信号输出端WL输出高电压的时候选择所述MP0和MP1的其中一个导通、保持MP2导通，同时N型mos管一侧全部截止，即可输出高电压；所述字线信号输出端WL输出负电压的时候选择所述MN0和MN1的其中一个导通、保持MN2导通，同时P型mos管一侧全部截止，即可输出负电压。
本发明可以人为设定各个电压值从而实现降低MOS管的电压差，从而提高电路可靠性和耐久性。
以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，都应属于本发明的保护范围。
Claims (6)
1.一种减少电压差的存储器字线选择电路，其特征在于：包括三个P型mos管和三个N型mos管，所述三个P型mos管分别为MP0、MP1和MP2，所述三个N型mos管分别为MN0、MN1和MN2，所述MP0的漏极和MP1和漏极均连接到所述MP2的源极，所述MN0的漏极和MN1和漏极均连接到所述MN2的源极，所述MP2的漏极和MN2的漏极连接并引出字线信号输出端WL，所述MP2的栅极和MN2的栅极分别作为字线控制输入端PVmid和NVmind。
2.根据权利要求1所述的一种减少电压差的存储器字线选择电路，其特征在于：所述字线控制输入端PVmid保持接地电压GND，所述字线控制输入端NVmid保持低位负电压Vnn＿L。
3.根据权利要求2所述的一种减少电压差的存储器字线选择电路，其特征在于：所述MP0的源极和MP1的源极的控制电压为高电压HV或接地电压GND，所述MN0的源极和MN1的源极的控制电压为负电压Vnn或低位负电压Vnn＿L。
4.根据权利要求1或3所述的一种减少电压差的存储器字线选择电路，其特征在于：所述MP0和MP2的开关状态相同，所述MN0和MN2的开关状态相同。
5.一种存储器芯片，其特征在于：包括有如权利要求1－4任一所述的一种减少电压差的存储器字线选择电路。
6.一种存储器，设置有至少一个存储器芯片，其特征在于：包括有如权利要求1－4任一所述的一种减少电压差的存储器字线选择电路。
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