KR19980033958A - 인버터 회로 - Google Patents

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Abstract

본 발명은 입력 신호의 반전 신호를 출력하기 위한 스위칭 소자의 저항값을 조절하여 출력 신호의 트리거 포인트를 가변 제어할 수 있는 인버터 회로에 관한 것으로, 스위칭 소자에 스위칭 제어가 가능한 저항 수단을 구비하고, 상기 저항 수단의 온·오프 조합을 통하여 상기 스위칭 소자의 저항값 조절함으로써 상기 인버터의 출력 신호의 트리거 포인트 전압을 가변 제어할 수 있도록 이루어진다.

Description

인버터 회로
제1도는 종래의 인버터 회로를 나타낸 도면.
제2도는 종래의 인버터 회로에 하이 레벨의 신호가 입력되었을 때의 등가 회로도.
제3도는 종래의 인버터 회로에 로우 레벨의 신호가 입력되었을 때의 등가 회로도.
제4도는 본 발명의 인버터 회로를 나타낸 도면.
제5도는 본 발명의 인버터 회로에 로우 레벨의 신호가 입력된 경우의 포지티브 트리거 포인트를 나타낸 출력 신호 파형도.
제6도는 본 발명의 인버터 회로에 하이 레벨의 신호가 입력된 경우의 네거티브 트리거 포인트를 나타낸 출력 신호 파형도.
*도면의 주요부분에 대한 부호의 설명*
MN:NMOS 트랜지스터MP:PMOS 트랜지스터
RN:NMOS 트랜지스터가 턴 온 되었을 때의 저항값
RP:PMOS 트랜지스터가 턴 온 되었을 때의 저항값
VDD:전원 전압
본 발명은 인버터 회로에 관한 것으로, 특히 입력 신호의 반전 신호를 출력하기 위한 스위칭 소자의 저항값을 조절하여 출력 신호의 트리거 포인트를 가변 제어할 수 있는 인버터 회로에 관한 것이다.
디지탈 회로의 중요한 부분을 차지하는 인버터 회로는 입력된 신호의 반전된 신호를 출력하는 회로이다.
제1도는 이와 같은 종래의 인버터 회로를 나타낸 도면이다.
제1도에 나타낸 바와 같이 두개의 PMOS 트랜지스터(MP1)(MP2)와 두개의 NMOS 트랜지스터(MN1)(MN2)가 직렬로 연결되어 PMOS 트랜지스터(MP1)의 소스 단자에는 전원 전압(VDD)이 인가되도록 연결되고, NMOS 트랜지스터(MN1)의 소스 단자는 접지된다.
NMOS 트랜지스터(MN2)의 드레인 단자는 PMOS 트랜지스터(MP2)의 드레인 단자가 공통 드레인으로 연결되어 출력단을 형성한다.
NMOS 트랜지스터(MN1)의 드레인 단자는 NMOS 트랜지스터(MN2)의 드레인 단자가 연결되어 이루어진 노드에는 NMOS 트랜지스터(MN3)의 소스 단자가 연결되고 NMOS 트랜지스터(MN3)의 드레인 단자에는 전원 전압(VDD)이 인가되며, NMOS 트랜지스터(MN3)의 게이트 단자는 출력단에 연결된다.
PMOS 트랜지스터(MP1)의 드레인 단자와 PMOS 트랜지스터(MP2)의 소스 단자가 연결되어 이루어진 노드에는 PMOS 트랜지스터(MP3)의 소스 단자가 연결되고 PMOS 트랜지스터(MP3)의 드레인 단자는 접지되며 PMOS 트랜지스터(MP3)의 게이트 단자는 출력단에 연결된다.
이와 같이 이루어진 종래의 인버터 회로의 동작은 입력단에 하이 레벨의 신호가 입력되면, 입력된 신호는 각각의 PMOS 트랜지스터(MP1)(MP2)와 NMOS 트랜지스터(MN1)(MN2)의 게이트 단자에 전달된다.
입력된 하이 레벨의 신호는 PMOS 트랜지스터(MP1)(MP2)를 턴 오프 시키고 NMOS 트랜지스터(MN1)(MN2)를 턴 온 시킨다.
접지되어 있는 NMOS 트랜지스터(MN1)가 턴 온 되고, NMOS 트랜지스터(MN1)와 직렬 연결되어 있는 NMOS 트랜지스터(MN2) 역시 턴 온 되어 출력단에는 로우 레벨의 접지 전압이 출력된다.
따라서 하이 레벨의 입력 신호가 로우 레벨로 반전되어 출력된다.
또한 입력단에 로우 레벨의 신호가 입력되면, 입력된 신호는 각각의 PMOS 트랜지스터(MP1)(MP2)와 NMOS 트랜지스터(MN1)(MN2)의 게이트 단자에 전달된다.
입력된 로우 레벨의 신호는 PMOS 트랜지스터(MP1)(MP2)를 턴 온 시키고 NMOS 트랜지스터(MN)(MN2)를 턴 오프 시킨다.
전원 전압(VDD) 단자에 연결되어 있는 PMOS 트랜지스터(MP1)가 턴 온 되고, PMOS 트랜지스터(MP1)와 직렬 연결되어 있는 PMOS 트랜지스터(MP2) 역시 턴 온되어 출력단에는 하이 레벨의 전원 전압(VDD)이 출력된다.
따라서 로우 레벨의 입력 신호가 하이 레벨로 반전되어 출력된다.
제1도에서 NMOS 트랜지스터(MN3)와 PMOS 트랜지스터(MP3)는 반전 신호를 출력하는데 필요한 입력 신호의 레벨 즉, 출력 신호의 트리거 포인트를 결정하기 위한 전압 조절 수단이다.
제2도와 제3도는 제1도의 인버터 회로의 NMOS 트랜지스터(MN3)와 PMOS 트랜지스터(MP3)를 저항으로 치환한 등가 회로이다.
제2도의 저항(RN3)은 NMOS 트랜지스터(MN3)가 턴 온 되었을 때의 저항을 나타낸 것이고, 제3도의 저항(RP3)은 PMOS 트랜지스터(MP3)가 턴 온되었을 때의 저항을 나타낸 것이다.
제2도를 참조하여 로우 레벨의 입력 신호가 반전되어 하이 레벨의 신호가 출력될 때의 트리거 포인트인 포지티브 트리거 포인트 전압(VT)을 구하면 다음과 같다.
로우 레벨의 신호가 입력되면 출력단에는 하이 레벨의 신호가 출력되므로, PMOS 트랜지스터(MP3)는 턴 오프 되어 무한대의 저항값을 갖게 되며, 로우 레벨의 입력 신호에 의하여 턴 온된 NMOS 트랜지스터(MN3)는 RN3의 저항값을 갖게 된다.
이때의 인버터 회로의 포지티브 트리거 포인트 전압(VT+)을 구하기 위한 식은,
이다.
식(1)에서 VT+는 포지티브 트리거 포인트 전압, RN1은 NMOS 트랜지스터(MN1)가 턴 온 되었을 때의 저항값, VTN은 NMOS 트랜지스터의 임계 전압이다.
위의 식(1)에서 NMOS 트랜지스터(MN1)가 턴 온 되었을 때의 저항값인 RN1과 NMOS 트랜지스터(MN3)가 턴 온 되었을 때의 저항값인 RN3이 같다고 하면 위의 식(1)은,
와 같다.
전원 전압(VDD)이 5V이고 VTN이 0.7V라고 하면, 위의 식(2)의 VT+의 값은,
VT+=5×0.5+0.7=3.2V
가 된다.
따라서 RN1과 RN3의 비를 조절하여 VT+의 값을 결정할 수 있다.
다음으로 제3도를 참조하여 하이 레벨의 입력 신호가 반전되어 로우 레벨의 신호가 출력될 때의 트리거 포인트인 네거티브 트리거 포인트 전압(VT-)을 구하면 다음과 같다.
하이 레벨의 신호가 입력되면 출력단으로 로우 레벨의 신호가 출력되므로, NMOS 트랜지스터(MN3)는 턴 오프 되어 무한대의 저항값을 갖게 되며, 로우 레벨의 입력 신호에 의하여 턴 온된 PMOS 트랜지스터(MP3)는 RP3의 저항값을 갖게 된다.
이때의 인버터 회로의 네거티브 트리거 포인트 전압(VT-)을 구하기 위한 식은,
이다.
식(1)에서, VT-는 네거티브 트리거 포인트 전압, RP1은 PMOS 트랜지스터(MP1)가 턴 온 되었을 때의 저항값, VTP는 PMOS 트랜지스터의 임계 전압이다.
위의 식(1)에서 PMOS 트랜지스터(MP1)가 턴 온 되었을 때의 저항값인 RP1과 PMOS 트랜지스터(MP3)가 턴 온 되었을 때의 저항값인 RP3이 같다고 하면 위의 식(1)은,
과 같다.
전원 전압(VDD)이 5V이고 VTP가 0.7V라고 하면, 위의 식(2)의 VT-의 값은,
VT-=5×0.5-0.7=1.8V
가 된다.
따라서 RN1과 RN3의 비를 조절하여 VT-의 값을 결정할 수 있다.
그러나 이와 같은 종래의 인버터 회로는 스위칭 소자의 저항값이 결정되어 있어 트리거 포인트 전압이 단일로 고정된다.
따라서 고정된 트리거 포인트 전압 이외에 다른 레벨의 트리거 포인트 전압을 필요로 하는 경우 필요한 레벨의 트리거 포인트 전압을 갖는 또다른 인버터를 구비해야 하는 문제가 있다.
따라서 본 발명은 인버터 회로를 구성하는 스위칭 소자의 저항값을 가변 조절할 수 있도록 하여 출력 신호의 트리거 포인트 전압 레벨을 가변 제어할 수 있도록 하는 목적이 있다.
이와 같은 목적의 본 발명은, 제1PMOS 트랜지스터의 드레인 단자와 접지단자 사이 및 상기 제1NMOS 트랜지스터의 드레인 단자와 전원단자 사이에 각각 가변 저항 수단을 연결하여 이루어진다.
본 발명의 일실시예를 제4도~제6도를 참조하여 설명하면 다음과 같다.
제4도는 본 발명의 인버터 회로를 나타낸 도면이다.
제4도에 나타낸 바와 같이 두개의 PMOS 트랜지스터(MP1)(MP2)와 두개의 NMOS 트랜지스터(MN1)(MN2)가 직렬로 연결되어 PMOS 트랜지스터(MP1)의 소스 단자에는 전원 전압(VDD)이 인가되도록 연결되고, NMOS 트랜지스터(MN1)의 소스 단자는 접지된다.
NMOS 트랜지스터(MN2)의 드레인 단자와 PMOS 트랜지스터(MP2)의 드레인 단자가 공통 드레인으로 연결되어 출력단을 형성한다.
NMOS 트랜지스터(MN1)의 드레인 단자와 NMOS 트랜지스터(MN2)의 드레인 단자가 연결되어 이루어진 노드에는 NMOS 트랜지스터(MN3)의 소스 단자가 연결되고 NMOS 트랜지스터(MN3)의 드레인 단자에는 전원 전압(VDD)이 인가되며, NMOS 트랜지스터(MN3)의 게이트 단자는 출력단에 연결된다.
NMOS 트랜지스터(MN3)의 드레인 단자와 소스 단자에는 세개의 NMOS 트랜지스터(MN4)(MN5)(MN6)가 병렬로 연결된다.
PMOS 트랜지스터(MP1)의 드레인 단자와 PMOS 트랜지스터(MP2)의 소스 단자가 연결되어 이루어진 노드에는 PMOS 트랜지스터(MP3)의 소스 단자가 연결되고 PMOS 트랜지스터(MP3)의 드레인 단자는 접지되며 PMOS 트랜지스터(MP3)의 게이트 단자는 출력단에 연결된다.
PMOS 트랜지스터(MP3)의 드레인 단자와 소스 단자에는 세개의 PMOS 트랜지스터(MP4)(MP5)(MP6)가 병렬로 연결된다.
이와 같이 구성된 본 발명의 인버터 회로의 동작은 입력 신호의 레벨에 따라 NMOS 트랜지스터(MN1)(MN2) 또는 PMOS 트랜지스터(MP1)(MP2)가 턴 온되어 입력 신호가 하이 레벨인 경우에는 로우 레벨의 접지 전압을 출력하고, 입력 신호가 로우 레벨인 경우에는 하이 레벨의 전원 전압(VDD)을 출력하도록 한다.
이와 같이 동작하는 본 발명의 인버터 회로에 로우 레벨의 신호가 입력되어 하이 레벨의 신호가 출력될 때의 포지티브 트리거 포인트 전압(VT+)을 식(1)을 참조하여 설명하면 다음과 같다.
제4도에 나타낸 본 발명의 인버터 회로에서 PMOS 트랜지스터(MP4)(MP5)(MP6)의 게이트 단자에 하이 레벨의 신호를 입력하면 각각의 PMOS 트랜지스터(MP4)(MP5)(MP6)가 턴 오프 되어 저항값이 무한대가 된다.
또한 NMOS 트랜지스터(MN4)(MN5)(MN6)의 각각의 게이트 단자(P1_2)(P2_2)(P3_2)를 모두 출력단에 연결하여 하이 레벨의 신호를 입력하면 NMOS 트랜지스터(MN4)(MN5)(MN6)가 모두 턴 온 되어 각각 RN4, RN5, RN6의 저항값을 갖게 된다.
RN1=RN4=RN5=RN6=1이라고 할 때, RN4, RN5, RN6은 병렬로 연결되어 있으므로 이를 계산하면,
VDD=5V, VTN=0.7V라고 가정하고, 이를 식(1)에 대입하여 인버터 회로의 포지티브 트리거 포인트 전압(VT+)을 구해보면,
이와 같은 NMOS 트랜지스터(MN4)(MN5)(MN6)의 게이트 단자(P1_2)(P2_2)(P3_2)에 선택적으로 하이 레벨의 신호를 입력함으로써 NMOS 트랜지스터(MN4)(MN5)(MN6)를 모두 턴 온 또는 턴오프 시키거나 일부 NMOS 트랜지스터만을 턴 온 시킴으로써 위의 식(1)에서 RN3에 해당하는 저항값을 가변적으로 조절할 수 있는 것이다.
제5도는 본 발명의 인버터 회로에 로우 레벨의 신호가 입력된 경우에 포지티브 트리거 포인트 전압(VT+)를 나타낸 출력 신호 파형도이다.
제5도의 (가)는 NMOS 트랜지스터(MN4)(MN5)(MN6)를 모두 턴 오프시킨 경우, (나)는 하나의 NMOS 트랜지스터를 턴 온 시킨 경우, (다)는 두개의 NMOS 트랜지스터를 턴 온 시킨 경우, (라)는 모든 NMOS 트랜지스터를 턴 온시킨 경우이다.
또한 본 발명의 인버터 회로에 하이 레벨의 신호가 입력되어 로우 레벨의 신호가 출력될 때의 네거티브 트리거 포인트 전압(VT-)을 식(3)을 참조하여 설명하면 다음과 같다.
제4도에 나타낸 본 발명의 인버터 회로에서 NMOS 트랜지스터(MN4)(MN5)(MN6)의 게이트 단자에 로우 레벨의 신호를 입력하면 각각의 NMOS 트랜지스터(MN4)(MN5)(MN6)가 턴 오프 되어 저항값이 무한대가 된다.
또한 PMOS 트랜지스터(MP4)(MP5)(MP6)의 각각의 게이트 단자(P1_1)(P2_1)(P3_1)을 모두 출력단에 연결하여 로우 레벨의 신호를 입력하면 PMOS 트랜지스터(MP4)(MP5)(MP6)가 모두 턴 온 되어 각각 RP4, RP5, RP6의 저항값을 갖게 된다.
RP1=RP4=RP5=RP6=1이라고 할 때, RP4, RP5, RP6는 병렬로 연결되어 있으므로 이를 계산하면,
VDD=5V, VTP=0.7V라고 가정하고, 이를 식(1)에 대입하여 인버터 회로의 네거티브 트리거 포인트 전압(VT-)을 구해보면,
이와 같은 PMOS 트랜지스터(MP4)(MP5)(MP6)의 게이트 단자(P1_1)(P2_1)(P3_1)에 선택적으로 로우 레벨의 신호를 입력함으로써 PMOS 트랜지스터(MP4)(MP5)(MP6)를 모두 턴 온 또는 턴오프 시키거나 일부 PMOS 트랜지스터만을 턴 온 시킴으로써 위의 식(3)에서 RP3에 해당하는 저항값을 가변적으로 조절할 수 있는 것이다.
제6도는 본 발명의 인버터 회로에 하이 레벨의 신호가 입력된 경우의 네거티브 트리거 포인트 전압(VT-)를 나타낸 출력 신호 파형도이다.
제6도의 (가)는 모든 PMOS 트랜지스터를 턴 온 시킨 경우, (나)는 두개의 PMOS 트랜지스터를 턴 온시킨 경우, (다)는 하나의 PMOS 트랜지스터를 턴 온시킨 경우, (라)는 PMOS 트랜지스터(MP4)(MP5)(MP6)를 모두 턴오프시킨 경우이다.
따라서 본 발명은 인버터 회로를 구성하는 스위칭 소자의 저항값을 가변 조절할 수 있도록 하여 출력 신호의 트리거 포인트 전압 레벨을 가변 제어할 수 있는 효과가 제공된다.

Claims (4)

  1. 전원 단자에 제1 및 제2PMOS 트랜지스터가 직렬로 연결되고, 접지단자에 제1 및 제2NMOS 트랜지스터가 직렬로 연결되며, 상기 제2PMOS 트랜지스터의 드레인 단자와 상기 제2NMOS 트랜지스터의 드레인 단자가 공통 드레인으로 연결되어 출력단을 형성하고, 각각의 트랜지스터의 게이트 단자에는 입력 신호가 전달되어 입력 신호의 레벨에 따라 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터가 상보 동작하여 입력 신호의 반전된 신호를 출력하는 인버터 회로에 있어서,
    상기 제1PMOS 트랜지스터의 드레인 단자와 접지단자 사이 및 상기 제1NMOS 트랜지스터의 드레인 단자와 전원단자 사이에 각각 가변 저항 수단을 연결하여 이루어진 것이 특징인 인버터 회로.
  2. 제1항에 있어서, 상기 가변 저항 수단은,
    상기 제1PMOS 트랜지스터의 드레인 단자와 출력단 사이에 다수개의 PMOS 트랜지스터를 병렬로 연결하고, 상기 제1NMOS 트랜지스터의 드레인 단자와 상기 출력단에 다수개의 NMOS 트랜지스터를 병렬로 연결하여, 상기 병렬 연결된 다수개의 PMOS 트랜지스터와 NMOS 트랜지스터의 온·오프 조합을 통하여 상기 병렬 연결된 다수개의 PMOS 트랜지스터와 NMOS 트랜지스터가 턴 온 되었을 때의 저항값에 따라 결정되는 출력 신호의 트리거 포인트 전압을 가변시킬 수 있도록 이루어지는 것이 특징인 인버터 회로.
  3. 제1항에 있어서,
    상기 인버터의 입력단에 로우 레벨의 신호가 입력되어 하이 레벨의 신호가 출력되는 포지티브 트리거 포인트 전압을 결정하기 위하여 상기 병렬 연결된 다수개의 PMOS 트랜지스터를 모두 오프 시키고, 상기 병렬 연결된 다수개의 NMOS 트랜지스터를 선택적으로 턴온시켜 저항값을 가변하도록 이루어진 것이 특징인 인버터 회로.
  4. 제1항에 있어서,
    상기 인버터의 입력단에 하이 레벨의 신호가 입력되어 로우 레벨의 신호가 출력되는 네거티브 트리거 포인트 전압을 결정하기 위하여 상기 병렬 연결된 다수개의 NMOS 트랜지스터를 모두 오프 시키고, 상기 병렬 연결된 다수개의 PMOS 트랜지스터를 선택적으로 턴온시켜 저항값을 가변하도록 이루어진 것이 특징인 인버터 회로.
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