JP3395404B2 - 定電流回路 - Google Patents
定電流回路Info
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Description
【０００１】
【産業上の利用分野】本発明は演算増幅器にバイアス電
圧を供給する定電流回路に関する。
圧を供給する定電流回路に関する。
【０００２】
【従来の技術】図５に一般的な定電流回路を演算増幅器
に接続した図を示す。図において、１０が従来の定電流
回路、２０が演算増幅器である。定電流回路１０は、ゲ
ートをドレインに接続したＮ型ＭＯＳトランジスタＭｎ
１とＮ型ＭＯＳトランジスタＭｎ１のドレインと電源電
圧ＶＤＤとの間に接続された抵抗Ｒよりなり、抵抗Ｒに
はＮ型ＭＯＳトランジスタＭｎ１のトランジスタサイズ
（ゲート幅及びゲート長）と抵抗Ｒの抵抗値で決まる一
定電流Ｉｒｅｆが流れ、Ｎ型ＭＯＳトランジスタＭｎ１
のドレインからはバイアス電圧Ｖｂｉａｓが出力され、
演算増幅器２０に供給される。そして演算増幅器２０で
は、バイアス電圧ＶｂｉａｓはＮ型ＭＯＳトランジスタ
Ｍｎ１３及びＭｎ１４のゲートに供給され、Ｎ型ＭＯＳ
トランジスタＭｎ１３及びＭｎ１４にはそれぞれバイア
ス電圧Ｖｂｉａｓで決まるバイアス電流Ｉ１，Ｉ２が流
れる。
に接続した図を示す。図において、１０が従来の定電流
回路、２０が演算増幅器である。定電流回路１０は、ゲ
ートをドレインに接続したＮ型ＭＯＳトランジスタＭｎ
１とＮ型ＭＯＳトランジスタＭｎ１のドレインと電源電
圧ＶＤＤとの間に接続された抵抗Ｒよりなり、抵抗Ｒに
はＮ型ＭＯＳトランジスタＭｎ１のトランジスタサイズ
（ゲート幅及びゲート長）と抵抗Ｒの抵抗値で決まる一
定電流Ｉｒｅｆが流れ、Ｎ型ＭＯＳトランジスタＭｎ１
のドレインからはバイアス電圧Ｖｂｉａｓが出力され、
演算増幅器２０に供給される。そして演算増幅器２０で
は、バイアス電圧ＶｂｉａｓはＮ型ＭＯＳトランジスタ
Ｍｎ１３及びＭｎ１４のゲートに供給され、Ｎ型ＭＯＳ
トランジスタＭｎ１３及びＭｎ１４にはそれぞれバイア
ス電圧Ｖｂｉａｓで決まるバイアス電流Ｉ１，Ｉ２が流
れる。
【０００３】ここで電流Ｉｒｅｆ，Ｉ１及びＩ２は演算
増幅器２０に信号が入力されない、いわゆる待機状態で
は無効電流であり、低消費電力化のためにはこれら電流
を低減する必要がある。その方法として定電流回路１０
の電源ＶＤＤ−グランド間の電流経路を遮断し、電流Ｉ
ｒｅｆを低減する方法がある（特開平４−２３９２０
８）。
増幅器２０に信号が入力されない、いわゆる待機状態で
は無効電流であり、低消費電力化のためにはこれら電流
を低減する必要がある。その方法として定電流回路１０
の電源ＶＤＤ−グランド間の電流経路を遮断し、電流Ｉ
ｒｅｆを低減する方法がある（特開平４−２３９２０
８）。
【０００４】
【発明が解決しようとする課題】しかしながら、特開平
４−２３９２０８号公報に記載の方法ではＮ型ＭＯＳト
ランジスタＭｎ１をオフできないため,バイアス電圧Ｖ
ｂｉａｓをＮ型ＭＯＳトランジスタＭｎ１のしきい値電
圧以下とできず、そのため演算増幅器２０に供給される
バイアス電圧Ｖｂｉａｓは０（Ｖ）とならないため、結
果としてＩ１及びＩ２を完全に０とすることができない
という問題がある。
４−２３９２０８号公報に記載の方法ではＮ型ＭＯＳト
ランジスタＭｎ１をオフできないため,バイアス電圧Ｖ
ｂｉａｓをＮ型ＭＯＳトランジスタＭｎ１のしきい値電
圧以下とできず、そのため演算増幅器２０に供給される
バイアス電圧Ｖｂｉａｓは０（Ｖ）とならないため、結
果としてＩ１及びＩ２を完全に０とすることができない
という問題がある。
【０００５】本発明は、待機状態においては、定電流回
路の電流及び演算増幅器のバイアス電流を実質的に０と
することができ、その結果低消費電力化が可能な定電流
回路を提供することを目的とする。
路の電流及び演算増幅器のバイアス電流を実質的に０と
することができ、その結果低消費電力化が可能な定電流
回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に構成された請求項１記載の定電流回路は、ゲートをド
レインに接続するとともに、前記ドレインをバイアス電
圧出力端子とするＭＯＳトランジスタと、前記ＭＯＳト
ランジスタのドレインに一端を接続した抵抗と、前記抵
抗の一端に前記抵抗とは直列に接続され、前記抵抗への
電流の流し込み、遮断を制御する第１のスイッチ回路
と、前記ＭＯＳトランジスタのゲートに接続され、前記
ＭＯＳトランジスタの導通又は非導通及び前記バイアス
電圧の出力又は停止を制御する第２のスイッチ回路と、
前記第１、第２のスイッチ回路のオン、オフのタイミン
グを制御するスイッチ制御回路とを備え、 前記第１及び
第２のスイッチ回路は、前記バイアス電圧を出力する場
合には第２のスイッチ回路をオフした後第１のスイッチ
回路をオンし、前記バイアス電圧の出力を停止する場合
には第１のスイッチ回路をオフした後第２のスイッチ回
路をオンするように前記スイッチ制御回路によりオン、
オフのタイミングを制御されることを特徴としている。
に構成された請求項１記載の定電流回路は、ゲートをド
レインに接続するとともに、前記ドレインをバイアス電
圧出力端子とするＭＯＳトランジスタと、前記ＭＯＳト
ランジスタのドレインに一端を接続した抵抗と、前記抵
抗の一端に前記抵抗とは直列に接続され、前記抵抗への
電流の流し込み、遮断を制御する第１のスイッチ回路
と、前記ＭＯＳトランジスタのゲートに接続され、前記
ＭＯＳトランジスタの導通又は非導通及び前記バイアス
電圧の出力又は停止を制御する第２のスイッチ回路と、
前記第１、第２のスイッチ回路のオン、オフのタイミン
グを制御するスイッチ制御回路とを備え、 前記第１及び
第２のスイッチ回路は、前記バイアス電圧を出力する場
合には第２のスイッチ回路をオフした後第１のスイッチ
回路をオンし、前記バイアス電圧の出力を停止する場合
には第１のスイッチ回路をオフした後第２のスイッチ回
路をオンするように前記スイッチ制御回路によりオン、
オフのタイミングを制御されることを特徴としている。
【０００７】また、上記目的を達成するために構成され
た請求項２記載の定電流回路は、請求項１の定電流回路
において、前記ＭＯＳトランジスタはゲートをドレイン
に接続するとともにソースをグランドに接続し、前記ド
レインをバイアス電圧出力端子とするＮ型ＭＯＳトラン
ジスタであり、前記第１のスイッチ回路はソースを電源
電圧に接続するとともにドレインを前記抵抗の一端に接
続したＰ型ＭＯＳトランジスタであり、前記第２のスイ
ッチ回路はソースをグランドに接続するとともにドレイ
ンを前記Ｎ型ＭＯＳトランジスタのゲートに接続したＮ
型ＭＯＳトランジスタであることを特徴としている。
た請求項２記載の定電流回路は、請求項１の定電流回路
において、前記ＭＯＳトランジスタはゲートをドレイン
に接続するとともにソースをグランドに接続し、前記ド
レインをバイアス電圧出力端子とするＮ型ＭＯＳトラン
ジスタであり、前記第１のスイッチ回路はソースを電源
電圧に接続するとともにドレインを前記抵抗の一端に接
続したＰ型ＭＯＳトランジスタであり、前記第２のスイ
ッチ回路はソースをグランドに接続するとともにドレイ
ンを前記Ｎ型ＭＯＳトランジスタのゲートに接続したＮ
型ＭＯＳトランジスタであることを特徴としている。
【０００８】また、上記目的を達成するために構成され
た請求項３記載の定電流回路は、請求項１の定電流回路
において、前記ＭＯＳトランジスタはゲートをドレイン
に接続するとともにソースを電源電圧に接続し、前記ド
レインをバイアス電圧出力端子とするＰ型ＭＯＳトラン
ジスタであり、前記第１のスイッチ回路はソースをグラ
ンドに接続するとともにドレインを前記抵抗の一端に接
続したＮ型ＭＯＳトランジスタであり、前記第２のスイ
ッチ回路はソースを電源電圧に接続するとともにドレイ
ンを前記Ｐ型ＭＯＳトランジスタのゲートに接続したＰ
型ＭＯＳトランジスタであることを特徴としている。
た請求項３記載の定電流回路は、請求項１の定電流回路
において、前記ＭＯＳトランジスタはゲートをドレイン
に接続するとともにソースを電源電圧に接続し、前記ド
レインをバイアス電圧出力端子とするＰ型ＭＯＳトラン
ジスタであり、前記第１のスイッチ回路はソースをグラ
ンドに接続するとともにドレインを前記抵抗の一端に接
続したＮ型ＭＯＳトランジスタであり、前記第２のスイ
ッチ回路はソースを電源電圧に接続するとともにドレイ
ンを前記Ｐ型ＭＯＳトランジスタのゲートに接続したＰ
型ＭＯＳトランジスタであることを特徴としている。
【０００９】
【００１０】
【作用】上記のように構成された請求項１記載の定電流
回路によれば、演算増幅器に信号が入力されない待機状
態において、第１のスイッチ回路をオフすることによ
り、定電流回路を構成する抵抗への電流を遮断するとと
もに、第２のスイッチ回路をオンすることにより定電流
回路のバイアス電圧の出力を停止し、演算増幅器に流れ
るバイアス電流を遮断する。
回路によれば、演算増幅器に信号が入力されない待機状
態において、第１のスイッチ回路をオフすることによ
り、定電流回路を構成する抵抗への電流を遮断するとと
もに、第２のスイッチ回路をオンすることにより定電流
回路のバイアス電圧の出力を停止し、演算増幅器に流れ
るバイアス電流を遮断する。
【００１１】さらに前記第１及び第２のスイッチ回路
は、前記バイアス電圧を出力する場合には第２のスイッ
チ回路をオフした後、第１のスイッチ回路をオンし、前
記バイアス電圧の出力を停止する場合には第１のスイッ
チ回路をオフした後第２のスイッチ回路をオンするよう
にスイッチ制御回路によりオン、オフのタイミングが制
御されることにより、定電流回路を構成する抵抗が電源
電圧とグランド間に直結されることがなく、前記第１及
び第２のスイッチ回路のオン、オフ時のラッシュ電流の
発生を防ぐ。
は、前記バイアス電圧を出力する場合には第２のスイッ
チ回路をオフした後、第１のスイッチ回路をオンし、前
記バイアス電圧の出力を停止する場合には第１のスイッ
チ回路をオフした後第２のスイッチ回路をオンするよう
にスイッチ制御回路によりオン、オフのタイミングが制
御されることにより、定電流回路を構成する抵抗が電源
電圧とグランド間に直結されることがなく、前記第１及
び第２のスイッチ回路のオン、オフ時のラッシュ電流の
発生を防ぐ。
【００１２】
（第１実施例）図１に本発明の第１実施例である定電流
回路を演算増幅器に接続した図を示す。図において１は
本発明の定電流回路、２０は演算増幅器である。本発明
の定電流回路１は、ゲートをドレインに接続したＮ型Ｍ
ＯＳトランジスタＭｎ１と,Ｍｎ１のドレインにＭｎ１
とは直列接続された抵抗Ｒよりなる定電流部２と、抵抗
Ｒの一端に接続され、Ｐ型ＭＯＳトランジスタよりなる
第１のスイッチ回路３と、Ｎ型ＭＯＳトランジスタＭｎ
１のゲートに接続され、Ｎ型ＭＯＳトランジスタＭｎ２
よりなる第２のスイッチ回路４と、前記第１、第２のス
イッチ回路のオン、オフのタイミングを制御する信号Ｓ
ｃｎｔ１，Ｓｃｎｔ２を出力するスイッチ制御回路５に
より構成される。
回路を演算増幅器に接続した図を示す。図において１は
本発明の定電流回路、２０は演算増幅器である。本発明
の定電流回路１は、ゲートをドレインに接続したＮ型Ｍ
ＯＳトランジスタＭｎ１と,Ｍｎ１のドレインにＭｎ１
とは直列接続された抵抗Ｒよりなる定電流部２と、抵抗
Ｒの一端に接続され、Ｐ型ＭＯＳトランジスタよりなる
第１のスイッチ回路３と、Ｎ型ＭＯＳトランジスタＭｎ
１のゲートに接続され、Ｎ型ＭＯＳトランジスタＭｎ２
よりなる第２のスイッチ回路４と、前記第１、第２のス
イッチ回路のオン、オフのタイミングを制御する信号Ｓ
ｃｎｔ１，Ｓｃｎｔ２を出力するスイッチ制御回路５に
より構成される。
【００１３】次に作動について説明する。演算増幅器２
０に信号が入力される動作状態においては、第１のスイ
ッチ回路３のＰ型ＭＯＳトランジスタＭｐ１は導通状態
に、第２のスイッチ回路４のＮ型ＭＯＳトランジスタＭ
ｎ２は非導通状態となるようにスイッチ制御回路５によ
り制御される。これにより抵抗Ｒには電流が流れ込み、
Ｎ型ＭＯＳトランジスタＭｎ１のトランジスタサイズ
（ゲート幅及びゲート長）と抵抗Ｒの抵抗値で決まる一
定電流Ｉｒｅｆが流れ、バイアス電圧Ｖｂｉａｓが演算
増幅器２０に供給される。その結果演算増幅器２０には
バイアス電流Ｉ１，Ｉ２が流れ、演算増幅器２０は動作
状態となる。
０に信号が入力される動作状態においては、第１のスイ
ッチ回路３のＰ型ＭＯＳトランジスタＭｐ１は導通状態
に、第２のスイッチ回路４のＮ型ＭＯＳトランジスタＭ
ｎ２は非導通状態となるようにスイッチ制御回路５によ
り制御される。これにより抵抗Ｒには電流が流れ込み、
Ｎ型ＭＯＳトランジスタＭｎ１のトランジスタサイズ
（ゲート幅及びゲート長）と抵抗Ｒの抵抗値で決まる一
定電流Ｉｒｅｆが流れ、バイアス電圧Ｖｂｉａｓが演算
増幅器２０に供給される。その結果演算増幅器２０には
バイアス電流Ｉ１，Ｉ２が流れ、演算増幅器２０は動作
状態となる。
【００１４】一方演算増幅器２０に信号が入力されない
待機状態では、第１のスイッチ回路３のＰ型ＭＯＳトラ
ンジスタＭｐ１は非導通状態に、第２のスイッチ回路４
のＮ型ＭＯＳトランジスタＭｎ２は導通状態となるよう
にスイッチ制御回路５により制御される。これにより抵
抗Ｒに流れる電流Ｉｒｅｆは遮断され、さらにＮ型ＭＯ
ＳトランジスタＭｎ１のゲートが第２のスイッチ回路４
のＮ型ＭＯＳトランジスタＭｎ２によりグランドとショ
ートされるため、Ｎ型ＭＯＳトランジスタＭｎ１は非導
通状態となるとともに、バイアス電圧Ｖｂｉａｓは０
（０Ｖ）となる。この結果、演算増幅器２０のＮ型ＭＯ
ＳトランジスタＭｎ１３，Ｍｎ１４は非導通状態とな
り、演算増幅器２０のバイアス電流Ｉ１，Ｉ２も完全に
０となる。
待機状態では、第１のスイッチ回路３のＰ型ＭＯＳトラ
ンジスタＭｐ１は非導通状態に、第２のスイッチ回路４
のＮ型ＭＯＳトランジスタＭｎ２は導通状態となるよう
にスイッチ制御回路５により制御される。これにより抵
抗Ｒに流れる電流Ｉｒｅｆは遮断され、さらにＮ型ＭＯ
ＳトランジスタＭｎ１のゲートが第２のスイッチ回路４
のＮ型ＭＯＳトランジスタＭｎ２によりグランドとショ
ートされるため、Ｎ型ＭＯＳトランジスタＭｎ１は非導
通状態となるとともに、バイアス電圧Ｖｂｉａｓは０
（０Ｖ）となる。この結果、演算増幅器２０のＮ型ＭＯ
ＳトランジスタＭｎ１３，Ｍｎ１４は非導通状態とな
り、演算増幅器２０のバイアス電流Ｉ１，Ｉ２も完全に
０となる。
【００１５】次に動作状態と待機状態の切り換えのタイ
ミングについて説明する。図１の定電流回路において、
演算増幅器２０が動作状態で第１のスイッチ回路３のＰ
型ＭＯＳトランジスタＭｐ１が導通状態、第２のスイッ
チ回路４のＮ型ＭＯＳトランジスタＭｎ２が非導通状態
の場合には、抵抗ＲにはＶＤＤ−Ｖｂｉａｓの電位差が
あり、
ミングについて説明する。図１の定電流回路において、
演算増幅器２０が動作状態で第１のスイッチ回路３のＰ
型ＭＯＳトランジスタＭｐ１が導通状態、第２のスイッ
チ回路４のＮ型ＭＯＳトランジスタＭｎ２が非導通状態
の場合には、抵抗ＲにはＶＤＤ−Ｖｂｉａｓの電位差が
あり、
【００１６】
【数１】Ｉｒｅｆ＝（ＶＤＤ−Ｖｂｉａｓ）／Ｒ
の一定電流が流れる。この動作状態から第１のスイッチ
回路３のＰ型ＭＯＳトランジスタＭｐ１が非導通状態、
第２のスイッチ回路４のＮ型ＭＯＳトランジスタＭｎ２
が導通状態となる待機状態に切り換わる場合に、第１の
スイッチ回路３のＰ型ＭＯＳトランジスタＭｐ１と、第
２のスイッチ回路４のＮ型ＭＯＳトランジスタＭｎ２と
が同時に導通状態となり、抵抗Ｒが電源電圧ＶＤＤとグ
ランド間に直結されるようなことがあると、Ｍｐ１，Ｍ
ｎ２の導通抵抗は抵抗Ｒに比べて充分小さく設計される
ため、瞬間的に、
回路３のＰ型ＭＯＳトランジスタＭｐ１が非導通状態、
第２のスイッチ回路４のＮ型ＭＯＳトランジスタＭｎ２
が導通状態となる待機状態に切り換わる場合に、第１の
スイッチ回路３のＰ型ＭＯＳトランジスタＭｐ１と、第
２のスイッチ回路４のＮ型ＭＯＳトランジスタＭｎ２と
が同時に導通状態となり、抵抗Ｒが電源電圧ＶＤＤとグ
ランド間に直結されるようなことがあると、Ｍｐ１，Ｍ
ｎ２の導通抵抗は抵抗Ｒに比べて充分小さく設計される
ため、瞬間的に、
【００１７】
【数２】
なるラッシュ電流が抵抗Ｒに流れ消費電流が増加する。
本発明の定電流回路では、このような切り換え時のラッ
シュ電流が発生しないように、スイッチ制御回路５を用
いて、第１、第２のスイッチ回路３、４の切り換えタイ
ミングを制御している。
本発明の定電流回路では、このような切り換え時のラッ
シュ電流が発生しないように、スイッチ制御回路５を用
いて、第１、第２のスイッチ回路３、４の切り換えタイ
ミングを制御している。
【００１８】図２（ａ）にスイッチ制御回路の構成の１
例を、図２（ｂ）にその出力信号のタイミング図を示
す。図２（ａ），図２（ｂ）において、５１〜５４はイ
ンバータ回路、５５はコンデンサである。動作状態、待
機状態を切り換える入力信号ＣＮＴが入力されると図２
（ｂ）に示すようにインバータ回路５１、５２を介した
ａ点の電圧はコンデンサ５５とインバータ回路５２の出
力電流能力で決まる時定数で立ち上がり、立ち下がりが
なまる。ここでインバータ回路５３、５４のしきい値電
圧をＶｔ５３，Ｖｔ５４とすると、Ｖｔ５３＜Ｖｔ５４
となるようにインバータ回路５３、５４を構成するＭＯ
Ｓトランジスタのトランジスタサイズを決定する。
例を、図２（ｂ）にその出力信号のタイミング図を示
す。図２（ａ），図２（ｂ）において、５１〜５４はイ
ンバータ回路、５５はコンデンサである。動作状態、待
機状態を切り換える入力信号ＣＮＴが入力されると図２
（ｂ）に示すようにインバータ回路５１、５２を介した
ａ点の電圧はコンデンサ５５とインバータ回路５２の出
力電流能力で決まる時定数で立ち上がり、立ち下がりが
なまる。ここでインバータ回路５３、５４のしきい値電
圧をＶｔ５３，Ｖｔ５４とすると、Ｖｔ５３＜Ｖｔ５４
となるようにインバータ回路５３、５４を構成するＭＯ
Ｓトランジスタのトランジスタサイズを決定する。
【００１９】このようにして構成されたスイッチ制御回
路５において、動作状態、待機状態を切り換える入力信
号ＣＮＴがローレベルからハイレベルになり、待機状態
から動作様態に切り換わる場合には、まず第２のスイッ
チ回路４のＮ型ＭＯＳトランジスタＭｎ２を制御する信
号Ｓｃｎｔ２がハイレベルからローレベルに変化して、
Ｎ型ＭＯＳトランジスタＭｎ２が非導通状態となってＮ
型ＭＯＳトランジスタＭｎ１を導通状態とし、次に第１
のスイッチ回路３のＰ型ＭＯＳトランジスタＭｐ１を制
御する信号Ｓｃｎｔ１がハイレベルからローレベルに変
化してＰ型ＭＯＳトランジスタＭｐ１を導通状態とし
て、抵抗Ｒに電流を流し込む。同様にして、動作状態、
待機状態を切り換える入力信号ＣＮＴがハイレベルから
ローレベルになり、動作状態から待機様態に切り換わる
場合には、まず第１のスイッチ回路３のＰ型ＭＯＳトラ
ンジスタＭｐ１を制御する信号Ｓｃｎｔ１がローレベル
からハイレベルに変化して、Ｐ型ＭＯＳトランジスタＭ
ｐ１を非導通状態として抵抗Ｒに流れる電流を遮断し、
次に第２のスイッチ回路４のＮ型ＭＯＳトランジスタＭ
ｎ２を制御する信号Ｓｃｎｔ２がローレベルからハイレ
ベルに変化して、Ｎ型ＭＯＳトランジスタＭｎ２が導通
状態となってＮ型ＭＯＳトランジスタＭｎ１を非導通状
態とし、バイアス電圧出力Ｖｂｉａｓを０（０Ｖ）とす
る。このようにして第１、第２のスイッチ回路３、４の
切り換えタイミングを制御することにより、抵抗Ｒは電
源電圧ＶＤＤとグランド間に直結されることがなく、そ
の結果動作状態、待機状態の切り換え時にラッシュ電流
が発生することもない。
路５において、動作状態、待機状態を切り換える入力信
号ＣＮＴがローレベルからハイレベルになり、待機状態
から動作様態に切り換わる場合には、まず第２のスイッ
チ回路４のＮ型ＭＯＳトランジスタＭｎ２を制御する信
号Ｓｃｎｔ２がハイレベルからローレベルに変化して、
Ｎ型ＭＯＳトランジスタＭｎ２が非導通状態となってＮ
型ＭＯＳトランジスタＭｎ１を導通状態とし、次に第１
のスイッチ回路３のＰ型ＭＯＳトランジスタＭｐ１を制
御する信号Ｓｃｎｔ１がハイレベルからローレベルに変
化してＰ型ＭＯＳトランジスタＭｐ１を導通状態とし
て、抵抗Ｒに電流を流し込む。同様にして、動作状態、
待機状態を切り換える入力信号ＣＮＴがハイレベルから
ローレベルになり、動作状態から待機様態に切り換わる
場合には、まず第１のスイッチ回路３のＰ型ＭＯＳトラ
ンジスタＭｐ１を制御する信号Ｓｃｎｔ１がローレベル
からハイレベルに変化して、Ｐ型ＭＯＳトランジスタＭ
ｐ１を非導通状態として抵抗Ｒに流れる電流を遮断し、
次に第２のスイッチ回路４のＮ型ＭＯＳトランジスタＭ
ｎ２を制御する信号Ｓｃｎｔ２がローレベルからハイレ
ベルに変化して、Ｎ型ＭＯＳトランジスタＭｎ２が導通
状態となってＮ型ＭＯＳトランジスタＭｎ１を非導通状
態とし、バイアス電圧出力Ｖｂｉａｓを０（０Ｖ）とす
る。このようにして第１、第２のスイッチ回路３、４の
切り換えタイミングを制御することにより、抵抗Ｒは電
源電圧ＶＤＤとグランド間に直結されることがなく、そ
の結果動作状態、待機状態の切り換え時にラッシュ電流
が発生することもない。
【００２０】以上のように本発明の定電流回路によれ
ば、第１、第２のスイッチ回路３、４により、演算増幅
器に信号が入力されない待機状態においては、定電流回
路に流れる電流Ｉｒｅｆを遮断するとともに、バイアス
電圧出力Ｖｂｉａｓを０することができるため、Ｉｒｅ
ｆ及び演算増幅器のバイアス電流Ｉ１，Ｉ２を完全に０
とでき、低消費電力化が可能となる。またスイッチ制御
回路５で第１、第２のスイッチ回路３、４のオン、オフ
のタイミングを制御することにより、動作状態と待機状
態との切り換え時には抵抗Ｒが電源電圧ＶＤＤとグラン
ド間に直結されないため、切り換え時にラッシュ電流が
流れることもなく、さらに低消費電力化される。
ば、第１、第２のスイッチ回路３、４により、演算増幅
器に信号が入力されない待機状態においては、定電流回
路に流れる電流Ｉｒｅｆを遮断するとともに、バイアス
電圧出力Ｖｂｉａｓを０することができるため、Ｉｒｅ
ｆ及び演算増幅器のバイアス電流Ｉ１，Ｉ２を完全に０
とでき、低消費電力化が可能となる。またスイッチ制御
回路５で第１、第２のスイッチ回路３、４のオン、オフ
のタイミングを制御することにより、動作状態と待機状
態との切り換え時には抵抗Ｒが電源電圧ＶＤＤとグラン
ド間に直結されないため、切り換え時にラッシュ電流が
流れることもなく、さらに低消費電力化される。
【００２１】（第２実施例）図３に本発明の第２実施例
を示す。図３は定電流部２を構成するＭＯＳトランジス
タとしてＰ型ＭＯＳトランジスタＭｐ２を、抵抗Ｒに流
れる電流を遮断する第１のスイッチ回路３を構成するＭ
ＯＳトランジスタとしてＮ型ＭＯＳトランジスタＭｎ３
を、Ｐ型ＭＯＳトランジスタＭｐ２の導通、非導通を制
御する第２のスイッチ回路４を構成するＭＯＳトランジ
スタとして、Ｐ型ＭＯＳトランジスタＭｐ３を用いて構
成した例である。
を示す。図３は定電流部２を構成するＭＯＳトランジス
タとしてＰ型ＭＯＳトランジスタＭｐ２を、抵抗Ｒに流
れる電流を遮断する第１のスイッチ回路３を構成するＭ
ＯＳトランジスタとしてＮ型ＭＯＳトランジスタＭｎ３
を、Ｐ型ＭＯＳトランジスタＭｐ２の導通、非導通を制
御する第２のスイッチ回路４を構成するＭＯＳトランジ
スタとして、Ｐ型ＭＯＳトランジスタＭｐ３を用いて構
成した例である。
【００２２】第２実施例においても、演算増幅器２０に
信号が入力される動作状態においては、第１のスイッチ
回路３のＮ型ＭＯＳトランジスタＭｎ３は導通状態に、
第２のスイッチ回路４のＰ型ＭＯＳトランジスタＭｐ３
は非導通状態となるようにスイッチ制御回路５により制
御される。これにより抵抗Ｒには電流が流れ込み、Ｐ型
ＭＯＳトランジスタＭｐ２のトランジスタサイズ（ゲー
ト幅及びゲート長）と抵抗Ｒの抵抗値で決まる一定電流
Ｉｒｅｆが流れ、バイアス電圧Ｖｂｉａｓが演算増幅器
２０に供給される。その結果演算増幅器２０にはバイア
ス電流Ｉ１，Ｉ２が流れ、演算増幅器２０は動作状態と
なる。
信号が入力される動作状態においては、第１のスイッチ
回路３のＮ型ＭＯＳトランジスタＭｎ３は導通状態に、
第２のスイッチ回路４のＰ型ＭＯＳトランジスタＭｐ３
は非導通状態となるようにスイッチ制御回路５により制
御される。これにより抵抗Ｒには電流が流れ込み、Ｐ型
ＭＯＳトランジスタＭｐ２のトランジスタサイズ（ゲー
ト幅及びゲート長）と抵抗Ｒの抵抗値で決まる一定電流
Ｉｒｅｆが流れ、バイアス電圧Ｖｂｉａｓが演算増幅器
２０に供給される。その結果演算増幅器２０にはバイア
ス電流Ｉ１，Ｉ２が流れ、演算増幅器２０は動作状態と
なる。
【００２３】一方演算増幅器２０に信号が入力されない
待機状態では、第１のスイッチ回路３のＮ型ＭＯＳトラ
ンジスタＭｎ３は非導通状態に、第２のスイッチ回路４
のＰ型ＭＯＳトランジスタＭｐ３は導通状態となるよう
にスイッチ制御回路５により制御される。これにより抵
抗Ｒに流れる電流Ｉｒｅｆは遮断され、さらにＰ型ＭＯ
ＳトランジスタＭｐ２のゲートが第２のスイッチ回路４
のＰ型ＭＯＳトランジスタＭｐ３により電源電圧ＶＤＤ
とショートされるため、Ｐ型ＭＯＳトランジスタＭｐ２
は非導通状態となるとともに、バイアス電圧Ｖｂｉａｓ
は０（ＶＤＤ）となる。その結果演算増幅器２０のＰ型
ＭＯＳトランジスタＭｐ２３，Ｍｐ２４は非導通状態と
なり、演算増幅器２０のバイアス電流Ｉ１，Ｉ２も完全
に０となる。
待機状態では、第１のスイッチ回路３のＮ型ＭＯＳトラ
ンジスタＭｎ３は非導通状態に、第２のスイッチ回路４
のＰ型ＭＯＳトランジスタＭｐ３は導通状態となるよう
にスイッチ制御回路５により制御される。これにより抵
抗Ｒに流れる電流Ｉｒｅｆは遮断され、さらにＰ型ＭＯ
ＳトランジスタＭｐ２のゲートが第２のスイッチ回路４
のＰ型ＭＯＳトランジスタＭｐ３により電源電圧ＶＤＤ
とショートされるため、Ｐ型ＭＯＳトランジスタＭｐ２
は非導通状態となるとともに、バイアス電圧Ｖｂｉａｓ
は０（ＶＤＤ）となる。その結果演算増幅器２０のＰ型
ＭＯＳトランジスタＭｐ２３，Ｍｐ２４は非導通状態と
なり、演算増幅器２０のバイアス電流Ｉ１，Ｉ２も完全
に０となる。
【００２４】次に動作状態と待機状態の切り換えのタイ
ミングについて説明する。第２実施例においても、切り
換え時のラッシュ電流が発生しないように、スイッチ制
御回路５を用いて、第１及び第２のスイッチ回路３、４
の切り換えタイミングを制御している。図４（ａ）にス
イッチ制御回路の構成の一例を、図４（ｂ）にその出力
信号のタイミング図を示す。第４図において、６１〜６
３はインバータ回路、６５はコンデンサである。動作状
態、待機状態を切り換える入力信号ＣＮＴが入力される
と図４（ｂ）に示すようにインバータ回路６１を介した
ａ点の電圧はコンデンサ６５とインバータ回路６１の出
力電流能力で決まる時定数で立ち上がり、立ち下がりが
なまる。ここでインバータ回路６２、６３のしきい値電
圧をＶｔ６２，Ｖｔ６３とすると、Ｖｔ６２＜Ｖｔ６３
となるようにインバータ回路６２、６３を構成するＭＯ
Ｓトランジスタのトランジスタサイズを決定する。
ミングについて説明する。第２実施例においても、切り
換え時のラッシュ電流が発生しないように、スイッチ制
御回路５を用いて、第１及び第２のスイッチ回路３、４
の切り換えタイミングを制御している。図４（ａ）にス
イッチ制御回路の構成の一例を、図４（ｂ）にその出力
信号のタイミング図を示す。第４図において、６１〜６
３はインバータ回路、６５はコンデンサである。動作状
態、待機状態を切り換える入力信号ＣＮＴが入力される
と図４（ｂ）に示すようにインバータ回路６１を介した
ａ点の電圧はコンデンサ６５とインバータ回路６１の出
力電流能力で決まる時定数で立ち上がり、立ち下がりが
なまる。ここでインバータ回路６２、６３のしきい値電
圧をＶｔ６２，Ｖｔ６３とすると、Ｖｔ６２＜Ｖｔ６３
となるようにインバータ回路６２、６３を構成するＭＯ
Ｓトランジスタのトランジスタサイズを決定する。
【００２５】このようにして構成されたスイッチ制御回
路５において、動作状態、待機状態を切り換える入力信
号ＣＮＴがローレベルからハイレベルになり、待機状態
から動作様態に切り換わる場合には、まず第２のスイッ
チ回路４のＰ型ＭＯＳトランジスタＭｐ３を制御する信
号Ｓｃｎｔ２がローレベルからハイレベルに変化して、
Ｐ型ＭＯＳトランジスタＭｐ３を非導通状態とし、次に
第１のスイッチ回路３のＮ型ＭＯＳトランジスタＭｎ３
を制御する信号Ｓｃｎｔ１がローレベルからハイレベル
に変化してＮ型ＭＯＳトランジスタＭｎ３を導通状態と
し、抵抗Ｒに電流を流し込む。同様にして、動作状態、
待機状態を切り換える入力信号ＣＮＴがハイレベルから
ローレベルになり、動作状態から待機様態に切り換わる
場合には、まず第１のスイッチ回路３のＮ型ＭＯＳトラ
ンジスタＭｎ３を制御する信号Ｓｃｎｔ１がハイレベル
からローレベルに変化して、Ｎ型ＭＯＳトランジスタＭ
ｎ３を非導通状態として抵抗Ｒに流れる電流を遮断し、
次に第２のスイッチ回路４のＰ型ＭＯＳトランジスタＭ
ｐ３を制御する信号Ｓｃｎｔ２がハイレベルからローレ
ベルに変化してＰ型ＭＯＳトランジスタＭｐ３を導通状
態として、Ｐ型ＭＯＳトランジスタＭｐ２を非導通状態
とし、バイアス電圧出力Ｖｂｉａｓを０（ＶＤＤ）とす
る。このようにして第１、第２のスイッチ回路３、４の
切り換えタイミングを制御することにより、抵抗Ｒは電
源電圧ＶＤＤとグランド間に直結されることがなく、そ
の結果、動作状態、待機状態の切り換え時にラッシュ電
流が発生することもない。
路５において、動作状態、待機状態を切り換える入力信
号ＣＮＴがローレベルからハイレベルになり、待機状態
から動作様態に切り換わる場合には、まず第２のスイッ
チ回路４のＰ型ＭＯＳトランジスタＭｐ３を制御する信
号Ｓｃｎｔ２がローレベルからハイレベルに変化して、
Ｐ型ＭＯＳトランジスタＭｐ３を非導通状態とし、次に
第１のスイッチ回路３のＮ型ＭＯＳトランジスタＭｎ３
を制御する信号Ｓｃｎｔ１がローレベルからハイレベル
に変化してＮ型ＭＯＳトランジスタＭｎ３を導通状態と
し、抵抗Ｒに電流を流し込む。同様にして、動作状態、
待機状態を切り換える入力信号ＣＮＴがハイレベルから
ローレベルになり、動作状態から待機様態に切り換わる
場合には、まず第１のスイッチ回路３のＮ型ＭＯＳトラ
ンジスタＭｎ３を制御する信号Ｓｃｎｔ１がハイレベル
からローレベルに変化して、Ｎ型ＭＯＳトランジスタＭ
ｎ３を非導通状態として抵抗Ｒに流れる電流を遮断し、
次に第２のスイッチ回路４のＰ型ＭＯＳトランジスタＭ
ｐ３を制御する信号Ｓｃｎｔ２がハイレベルからローレ
ベルに変化してＰ型ＭＯＳトランジスタＭｐ３を導通状
態として、Ｐ型ＭＯＳトランジスタＭｐ２を非導通状態
とし、バイアス電圧出力Ｖｂｉａｓを０（ＶＤＤ）とす
る。このようにして第１、第２のスイッチ回路３、４の
切り換えタイミングを制御することにより、抵抗Ｒは電
源電圧ＶＤＤとグランド間に直結されることがなく、そ
の結果、動作状態、待機状態の切り換え時にラッシュ電
流が発生することもない。
【００２６】尚、第１、第２実施例において定電流部２
を構成する抵抗としては、ＭＯＳトランジスタ用いて、
その導通抵抗を利用してもよい。また、第１、第２実施
例ではＭＯＳトランジスタを用いて説明したが、バイポ
ーラトランジスタを用いて構成しても同様の効果が得ら
れることは言うまでもない。
を構成する抵抗としては、ＭＯＳトランジスタ用いて、
その導通抵抗を利用してもよい。また、第１、第２実施
例ではＭＯＳトランジスタを用いて説明したが、バイポ
ーラトランジスタを用いて構成しても同様の効果が得ら
れることは言うまでもない。
【００２７】
【発明の効果】上記のように構成された請求項１記載の
定電流回路によれば、定電流回路を構成する抵抗への電
流の流し込み、遮断を制御するスイッチ回路、演算増幅
器へ供給するバイアス電圧を出力するＭＯＳトランジス
タの導通、非導通を制御するスイッチ回路及びそれらス
イッチ回路を制御するスイッチ制御回路を備える。そし
て待機状態においては、定電流回路の電流及び演算増幅
器のバイアス電流を実質的に０とすることができ、その
結果低消費電力化が可能な定電流回路を得ることができ
る。
定電流回路によれば、定電流回路を構成する抵抗への電
流の流し込み、遮断を制御するスイッチ回路、演算増幅
器へ供給するバイアス電圧を出力するＭＯＳトランジス
タの導通、非導通を制御するスイッチ回路及びそれらス
イッチ回路を制御するスイッチ制御回路を備える。そし
て待機状態においては、定電流回路の電流及び演算増幅
器のバイアス電流を実質的に０とすることができ、その
結果低消費電力化が可能な定電流回路を得ることができ
る。
【図１】本発明の第１実施例の定電流回路を説明する図
である。
である。
【図２】図１の定電流回路におけるスイッチ制御回路を
説明する図である。
説明する図である。
【図３】本発明の第２実施例の定電流回路を説明する図
である。
である。
【図４】図３の定電流回路におけるスイッチ制御回路を
説明する図である。
説明する図である。
【図５】従来の定電流回路を説明する図である。
１ 定電流回路
２ 定電流部
３ 第１のスイッチ回路
４ 第２のスイッチ回路
５ スイッチ制御回路
１０ 従来の定電流回路
２０ 演算増幅器
５１〜５４ インバータ回路
６１〜６３ インバータ回路
５５、６５、Ｃ１ コンデンサ
Ｒ 抵抗
Ｍｐ１〜Ｍｐ３ Ｐ型ＭＯＳトランジスタ
Ｍｐ１１〜Ｍｐ１３ Ｐ型ＭＯＳトランジスタ
Ｍｐ２１〜Ｍｐ２４ Ｐ型ＭＯＳトランジスタ
Ｍｎ１〜Ｍｎ３ Ｎ型ＭＯＳトランジスタ
Ｍｎ１１〜Ｍｎ１４ Ｎ型ＭＯＳトランジスタ
Ｍｎ２１〜Ｍｎ２３ Ｎ型ＭＯＳトランジスタ
Ｓｃｎｔ１，Ｓｃｎｔ２ スイッチ制御回路の出力信号
Ｉｒｅｆ 定電流回路に流れる電流
Ｉ１，Ｉ２ 演算増幅器に流れるバイアス電流
Ｖｂｉａｓ 定電流回路のバイアス電圧出力
Ｖｉ−、Ｖｉ＋ 演算増幅器の入力端子
Ｖｏ 演算増幅器の出力端子
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 崎下 晴康
愛知県刈谷市昭和町１丁目１番地 日本
電装株式会社内
(56)参考文献 特開 平４−257906（ＪＰ，Ａ)
特開 昭60−123114（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
G05F 3/26
Claims (3)
- 【請求項１】 ゲートをドレインに接続するとともに、
前記ドレインをバイアス電圧出力端子とするＭＯＳトラ
ンジスタと、 前記ＭＯＳトランジスタのドレインに一端を接続した抵
抗と、 前記抵抗の一端に前記抵抗とは直列に接続され、前記抵
抗への電流の流し込み、遮断を制御する第１のスイッチ
回路と、 前記ＭＯＳトランジスタのゲートに接続され、前記ＭＯ
Ｓトランジスタの導通又は非導通及び前記バイアス電圧
の出力又は停止を制御する第２のスイッチ回路と、 前記第１、第２のスイッチ回路のオン、オフのタイミン
グを制御するスイッチ制御回路とを備え、 前記第１及び第２のスイッチ回路は、前記バイアス電圧
を出力する場合には第２のスイッチ回路をオフした後第
１のスイッチ回路をオンし、前記バイアス電圧の出力を
停止する場合には第１のスイッチ回路をオフした後第２
のスイッチ回路をオンするように前記スイッチ制御回路
によりオン、オフのタイミングを制御される ことを特徴
とする定電流回路。 - 【請求項２】 前記ＭＯＳトランジスタはゲートをドレ
インに接続するとともにソースをグランドに接続し、前
記ドレインをバイアス電圧出力端子とするＮ型ＭＯＳト
ランジスタであり、 前記第１のスイッチ回路はソースを電源電圧に接続する
とともにドレインを前記抵抗の一端に接続したＰ型ＭＯ
Ｓトランジスタであり、 前記第２のスイッチ回路はソースをグランドに接続する
とともにドレインを前記Ｎ型ＭＯＳトランジスタのゲー
トに接続したＮ型ＭＯＳトランジスタであることを特徴
とする請求項１記載の定電流回路。 - 【請求項３】 前記ＭＯＳトランジスタはゲートをドレ
インに接続するとともにソースを電源電圧に接続し、前
記ドレインをバイアス電圧出力端子とするＰ型ＭＯＳト
ランジスタであり、 前記第１のスイッチ回路はソースをグランドに接続する
とともにドレインを前記抵抗の一端に接続したＮ型ＭＯ
Ｓトランジスタであり、 前記第２のスイッチ回路はソースを電源電圧に接続する
とともにドレインを前記Ｐ型ＭＯＳトランジスタのゲー
トに接続したＰ型ＭＯＳトランジスタであることを特徴
とする請求項１記載の定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25324294A JP3395404B2 (ja) | 1994-10-19 | 1994-10-19 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25324294A JP3395404B2 (ja) | 1994-10-19 | 1994-10-19 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116221A JPH08116221A (ja) | 1996-05-07 |
| JP3395404B2 true JP3395404B2 (ja) | 2003-04-14 |
Family
ID=17248542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25324294A Expired - Fee Related JP3395404B2 (ja) | 1994-10-19 | 1994-10-19 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395404B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103916114B (zh) * | 2013-01-08 | 2017-02-08 | 东莞钜威动力技术有限公司 | 一种开关驱动电路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5089536B2 (ja) * | 2008-09-10 | 2012-12-05 | 株式会社リコー | 電流制限回路及び電流制限回路の駆動方法 |
| JP5467845B2 (ja) * | 2009-09-29 | 2014-04-09 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP2015026973A (ja) * | 2013-07-26 | 2015-02-05 | 三菱電機株式会社 | 差動増幅回路 |
| CN219041762U (zh) * | 2022-10-31 | 2023-05-16 | 长春吉大正元信息技术股份有限公司 | 一种低功耗电路及电子设备 |
-
1994
- 1994-10-19 JP JP25324294A patent/JP3395404B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103916114B (zh) * | 2013-01-08 | 2017-02-08 | 东莞钜威动力技术有限公司 | 一种开关驱动电路 |
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| Publication number | Publication date |
|---|---|
| JPH08116221A (ja) | 1996-05-07 |
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|---|---|---|---|
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